与主时钟反相信号在综合时只用半个时钟来分析，要怎么处理呢？

zz9868 · 发表于 2022-5-26 21:42:04

您需要登录才可以下载或查看，没有账号？注册

x

大家大家，目前在设计中有一个与主时钟反相的信号，因此用了assign语句，直接assign a =~ clk，同时这个a信号再没有经过其他逻辑，这导致在综合时分析该信号时只用了半个周期来分析，导致时序变的很差，请问这个问题要怎么解决呢？

janlesion · 发表于 2022-5-27 15:23:54

设计的目的是不是本来就是想使用双沿？只不过不想使用时钟的负沿来驱动寄存器，所以做了个反向。如果是这样使用半个时钟周期分析是对的啊。

zz9868 · 发表于 2022-5-30 11:12:16

janlesion 发表于 2022-5-27 15:23
设计的目的是不是本来就是想使用双沿？只不过不想使用时钟的负沿来驱动寄存器，所以做了个反向。如果是这样 ...

谢谢您的回复，就是说如果这样设计它的分析是正确的。还请教一下这种反相时钟信号，在前端的设计中应该如何设计比较好呢，仅有assign语句可行吗？

zhangyulei0614 · 发表于 2022-5-31 16:04:11

zz9868 发表于 2022-5-30 11:12
谢谢您的回复，就是说如果这样设计它的分析是正确的。还请教一下这种反相时钟信号，在前端的设计中应该如 ...

半沿的原因是因为新时钟a和clk有时序界面，如果新时钟a域的信号逻辑比较大，先用时钟a把clk域的信号抓一下再用。

zz9868 · 发表于 2022-6-8 20:57:21

zhangyulei0614 发表于 2022-5-31 16:04
半沿的原因是因为新时钟a和clk有时序界面，如果新时钟a域的信号逻辑比较大，先用时钟a把clk域的信号抓一 ...

好的，谢谢您的回复！

陈涛 · 发表于 2022-6-9 12:39:51

首先要确认，设计上和实际应用当中，是否真的有正反时钟之间的路径。

前端最好引用一个反相器，来代替assign，好处是在定义时钟约束时，可以在那个反相器的输出端create_generated_clock

zz9868 · 发表于 2022-6-9 17:26:53

陈涛发表于 2022-6-9 12:39
首先要确认，设计上和实际应用当中，是否真的有正反时钟之间的路径。

前端最好引用一个反相器，来代替assi ...

您好，感谢您的回复。实际应用当中也是有正反时钟之间的路径的。请问您说在前端引用一个反相器，是需要怎么操作，麻烦您再指点一下，非常感谢！

[求助] 与主时钟反相信号在综合时只用半个时钟来分析，要怎么处理呢？