混合信号芯片中的数字电路

jake

   

timelover 发表于 2022-5-12 21:00
好的，非常感谢呀。还想请教一下您，stripes间隔多远打一条好呢？

不熟悉的工艺，保守一点，30-50um吧

timelover

   

jake 发表于 2022-5-13 14:36
不熟悉的工艺，保守一点，30-50um吧

TMSC.18工艺，core125*128

timelover

   

timelover 发表于 2022-5-13 14:41
TMSC.18工艺，core125*128

ring的间隔和stripe间隔都一样吗？

jake

   

timelover 发表于 2022-5-13 00:59
ring的间隔和stripe间隔都一样吗？

可以做成一样的

timelover

   

jake 发表于 2022-5-13 20:23
可以做成一样的

您好，我的DC综合的功耗大概0.65mW，P/2/1.8V=0.18，看tech里面最大电流密度为10，W=0.18/10=0.018um,这样算的ring宽度也太小了吧，请问您知道我是哪里出问题了吗？

jake

   

timelover 发表于 2022-5-16 03:24
您好，我的DC综合的功耗大概0.65mW，P/2/1.8V=0.18，看tech里面最大电流密度为10，W=0.18/10=0.018um,这 ...

假设用M4做一个ring，100x100。一般ring的宽度取几个um，假设为5um吧。
T家.18工艺M4 resistivity大概是 0.078，M4厚度0.53。假设供电从右上角顶点接入。 M4，长200u，宽5u, 厚0.53u，电阻大概是5.9Ohm。从右上角到左下角等效电阻 2.95Ohm。
功耗0.65mW, VDD 1.8V, 电流 36mA。
从右上角到左下角的压降为0.106V，略微大了一点。 通常希望IR drop在5%以内。考虑到上面只是非常粗略的估算，实际会加stripe，实际IR drop会小很多，ring做成5um应该是可以的。

timelover

   

jake 发表于 2022-5-17 08:59
假设用M4做一个ring，100x100。一般ring的宽度取几个um，假设为5um吧。
T家.18工艺M4 resistivity大概是 ...

您好，非常感谢您的指导。看了您的描述受益良多，不过有几点不明白的地方：
1、我准备用M4、M3两层金属来做ring，和您说的会有不同吗？我感觉是不是压降的计算就不太一样了？
2、供电从右上角顶点接入意思是说把pad放在那吗？
3、电流0.65/1.8不是等于0.36吗？

jake

   

timelover 发表于 2022-5-16 20:44
您好，非常感谢您的指导。看了您的描述受益良多，不过有几点不明白的地方：
1、我准备用M4、M3两层金属来 ...

1、我准备用M4、M3两层金属来做ring，和您说的会有不同吗？我感觉是不是压降的计算就不太一样了？M3, M4 resistivity一样。由于M3, M4之间需要via，实际电阻更大一些。

2、供电从右上角顶点接入意思是说把pad放在那吗？
这个假设差不多是worst case，意思是chip level VDD bus只从从那个角上接进来。通常chip level会从几个点同时接进来，帮助降低IR drop。

3、电流0.65/1.8不是等于0.36吗

这里是我算错了，应该是0.36，最后估算得到的IR drop应该非常小，5um是绰绰有余了，减到2-3um吧。stripe还是要加的，功耗最大的逻辑通常在中间，dynamic current尖峰会比平均电流大很多，dynamic IR drop也因此大很多。

timelover

   

jake 发表于 2022-5-17 11:11
1、我准备用M4、M3两层金属来做ring，和您说的会有不同吗？我感觉是不是压降的计算就不太一样了？M3, M4 r ...

非常感谢您的教导。我在只增大core ring的宽度的条件下，IR Drop反而增大了，但是按照您之前说的计算方法，不应该是宽度越大，压降越小吗？感觉很奇怪。

jake

   

timelover 发表于 2022-5-17 06:47
非常感谢您的教导。我在只增大core ring的宽度的条件下，IR Drop反而增大了，但是按照您之前说的计算方法 ...

是Innovus early rail analysis报告IR drop增大了？
其他条件有没有改变？