混合信号芯片中的数字电路

timelover · 发表于 2022-5-12 09:53:56

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请问如果按照数字芯片设计全流程来做混合信号芯片中的数字电路，在后端布局布线的时候IO PAD该怎么考虑啊？实际上因为IO PAD是直接用模拟那边的，那么还需要像原本全数字流程一样在Floorplan的时候设置io约束吗？如果不用，那io约束的流程是直接跳过还是必须进行其他操作呢？

jake · 发表于 2022-5-12 11:05:35

建议走analog on top (AoT) flow，digital这边做个digcore就可以了，IO PAD让top level layout连

timelover · 发表于 2022-5-12 11:19:38

jake 发表于 2022-5-12 11:05
建议走analog on top (AoT) flow，digital这边做个digcore就可以了，IO PAD让top level layout连
...

您的意思就是说数字这边不用做IO PAD是吧？那么Floorplan时pad_constraints,pad_filler以及power/ground怎么办呢，都不用做吗？

jake · 发表于 2022-5-12 11:38:06

timelover 发表于 2022-5-11 21:19
您的意思就是说数字这边不用做IO PAD是吧？那么Floorplan时pad_constraints,pad_filler以及power/ground ...

是的，这些都可以不考虑，power/ground用stripe做成一个grid让top level连上

hbliuestc · 发表于 2022-5-12 11:47:05

感谢分享

jake · 发表于 2022-5-12 11:47:59

timelover 发表于 2022-5-11 21:19
您的意思就是说数字这边不用做IO PAD是吧？那么Floorplan时pad_constraints,pad_filler以及power/ground ...

跟IO pad有关的timing需要小心。整个digital flow看不到IO pad的delay，用的都是estimate，与IO pad有关的constraint要做得非常小心

timelover · 发表于 2022-5-12 15:06:54

jake 发表于 2022-5-12 11:47
跟IO pad有关的timing需要小心。整个digital flow看不到IO pad的delay，用的都是estimate，与IO pad有关 ...

好的，非常感谢！！！

timelover · 发表于 2022-5-12 20:22:13

jake 发表于 2022-5-12 11:38
是的，这些都可以不考虑，power/ground用stripe做成一个grid让top level连上

您好，还想问一下您strap的宽度和数量有什么讲究吗？还有spacing呢？

jake · 发表于 2022-5-13 04:32:14

timelover 发表于 2022-5-12 06:22
您好，还想问一下您strap的宽度和数量有什么讲究吗？还有spacing呢？

与设计的功耗，IR drop要求有关。stripe数量和宽度决定了电阻大致是多少。根据设计的电流，大致算一下IR drop。
Innovus 支持 early rail analysis。

timelover · 发表于 2022-5-13 11:00:02

jake 发表于 2022-5-13 04:32
与设计的功耗，IR drop要求有关。stripe数量和宽度决定了电阻大致是多少。根据设计的电流，大致算一下IR ...

好的，非常感谢呀。还想请教一下您，stripes间隔多远打一条好呢？

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