请问各位大佬，如何用一个clk产生两相不交叠时钟和斩波信号

Re.夏

最近在做斩波电路，是在原有的两相不交叠时钟的基础上，采用了D触发器。此电路能产生所需的1/2fs的斩波信号，但无法让斩波信号的上升沿处在两相不交叠时钟的稳定态，不知道该如何实现。最简单的想法是加延时，可是反相器的延时太小，不现实。看了文献，也没有解决，本人所学太少，实在不解。还请各位大佬出手，指点一二，不胜感激！

Bayamx

电路由A1、A2、A3这3部分组成，A1是输入缓冲级，将输入信号分为两个相反的信号，A2是由或非门和延时单元构成，A3是输出驱动级。具体工作原理如下：假设输入信号VIN由1变到0，在输入信号电压跳变前，VIN为1，V1为1，V2为0。当VIN变到0时，节点B最先变为0，然后节点A变为1，此时节点C依然为1，节点D为0。在不交叠时钟产生阶段，或非门NOR2的两个输入端B和C分别为0和1，所以D点依然保持0。或非门NOR1的两个输入端A和D分别为1和0，因此其输出跳变为0，该信号延时τ后传输至C，节点C变为0。当节点C变为0后，NOR2的输入都为0，输出变为1，该输出延时τ后传至节点D，节点D变为1。输出级将变化后的电压输出，反之亦然。具体电路图如下：

Bayamx

Bayamx 发表于 2022-5-7 20:53
电路由A1、A2、A3这3部分组成，A1是输入缓冲级，将输入信号分为两个相反的信号，A2是由或非门和延时单元构 ...

这是上互不交叠产生电路。

Re.夏

Bayamx 发表于 2022-5-7 20:54
这是上互不交叠产生电路。

万分感谢！！使我对两相不交叠时钟的工作原理更明白了。不知道大佬对斩波是否有所了解？？

Bayamx

Re.夏 发表于 2022-5-7 21:56
万分感谢！！使我对两相不交叠时钟的工作原理更明白了。不知道大佬对斩波是否有所了解？？

斩波不了解，是因为在电流舵DAC中需要用到互不交叠信号所以有一点了解。

上官轩晖

Bayamx 发表于 2022-5-7 20:53
电路由A1、A2、A3这3部分组成，A1是输入缓冲级，将输入信号分为两个相反的信号，A2是由或非门和延时单元构 ...

问一下为什么不直接用反相器链产生不交叠时钟？而是在A2级用一个latch产生？A2中的delay有什么要求吗？

Twonej

Bayamx 发表于 2022-5-7 20:53
电路由A1、A2、A3这3部分组成，A1是输入缓冲级，将输入信号分为两个相反的信号，A2是由或非门和延时单元构 ...

请问这类电路结构的讨论出自哪篇文章啊，直接在知网上搜索电流舵DAC感觉关键词相关的学位论文不太好找，毕竟这个技术点太小了233

Bayamx

Twonej 发表于 2022-5-8 16:23
请问这类电路结构的讨论出自哪篇文章啊，直接在知网上搜索电流舵DAC感觉关键词相关的学位论文不太好找， ...

CMOS图像传感器中列级全差分SAR/SS ADC的研究    刘尕   3.2.2小节

Bayamx

上官轩晖 发表于 2022-5-8 16:07
问一下为什么不直接用反相器链产生不交叠时钟？而是在A2级用一个latch产生？A2中的delay有什么要求吗？
...

真不好意思，我也没深入研究过，只是用过这一种互不交叠时钟电路

上官轩晖

Bayamx 发表于 2022-5-8 18:42
真不好意思，我也没深入研究过，只是用过这一种互不交叠时钟电路

刚才仿真想了一下，如果是50%占空比时钟，只用反相器是不能产生不交叠时钟的，所以必须借助latch的记忆属性。delay+NOR的延迟就是两个不交叠时钟边沿的时间差，所以这个值多大取决于其他电路需要多大的不交叠程度。