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[求助] scan chain 多长比较合理

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发表于 2022-5-7 18:08:51 | 显示全部楼层 |阅读模式

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如题:假设pad充足,在做scan时,每条链带多少寄存器比较合理?或者链长是否合适与哪些方面相关?
发表于 2022-5-7 19:35:09 | 显示全部楼层
这个其实和测试成本相关,测试成本又和测试时间相关,测试时间和你的ATE时钟频率和pattern数目以及链长相关
发表于 2022-5-7 21:38:52 | 显示全部楼层
本帖最后由 thjan65 于 2022-5-7 21:43 编辑

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以我的project 為例. single chain. total F.F為1700顆. pattern 有 430 組. tester 最快頻率為2MHz.
因此 scan chain 總測試時間為 1700 * 430 * 0.5us = 365,500us = 0.365sec. (不含index time)
假設tester hourly rate 為US$50/hr. 則每一顆CHIP 花在 scan chain 之測試成本為 us$50/(60min*60sec)  *0.365sec = us$0.05069.
 楼主| 发表于 2022-5-9 10:11:59 | 显示全部楼层
谢谢楼上2位的分享,如果不考虑成本,在实际机台测试过程中,如果一条链有几万个寄存器,可靠性会比一条链只有几千个寄存器低吗?
发表于 2022-5-9 10:28:26 | 显示全部楼层


thjan65 发表于 2022-5-7 21:38
純分享
以我的project 為例. single chain. total F.F為1700顆. pattern 有 430 組. tester 最快頻率為2MHz ...


你的频率为什么这么低才2MHz,你在开国际玩笑吧
发表于 2022-5-9 20:17:47 | 显示全部楼层
本帖最后由 thjan65 于 2022-5-9 20:20 编辑

special case. 因為scan in/out  pad均為Mix signal PAD. Scan in =1, 實際PAD voltage = 8.0V.  scan_in =0, 實際PAD voltage = 5.0V.
故dut board 需要利用analog mux, 產生以上信號. total delay 大約400ns. 因此scan clock 最高2.5MHz.



 楼主| 发表于 2022-5-10 09:33:49 | 显示全部楼层
大佬们,我们以前一个项目,目标是测试时钟10M(时序仿真这些都做过,理论上是可行的),但机台测试良率很低,后面测试时钟一直降到5M左右良率才比较正常,请问这大概是什么原因导致的,这个项目的链比公司其它项目的链长些(项目的工艺不同,面积比平常的项目大很多),实际测试时会跟链的长短有关吗?
发表于 2022-5-10 17:04:41 | 显示全部楼层
setup不够
应该还有其它问题
 楼主| 发表于 2022-5-10 17:49:22 | 显示全部楼层


saicom 发表于 2022-5-10 17:04
setup不够
应该还有其它问题


setup 不够的可能性较小(如果机台时钟及测试环境没问题),因为PT,后仿真都过了,而且都留了一定的余量;正常工作时,芯片能够跑到50M。

发表于 2022-5-13 22:12:40 | 显示全部楼层
1. did you check the delay between test head and load board?
2. did you check load board  design/manufacturing/signal quality?
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