关于低压带隙基准PSRR提高电路的疑问

Sakura314 · 发表于 2022-4-14 23:00:43

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各位大佬前辈们好，小弟在进行毕业设计，在设计带隙基准的时候采用的是pmos输入的五管OTA与电流源为负载的共源放大器组成的两级运放，在不接入PSRR增强电路的时候，带隙基准输出正常，接入PSRR增强电路后运放的直流工作点就全都不正常了，想问一下各位可能的原因是什么？小弟学艺不精，望各位大佬不吝赐教，十分感谢！

KKY333 · 发表于 2022-4-15 09:08:24

兄弟，这篇论文的名字能发下吗

lucky_liu · 发表于 2022-4-15 10:41:04

不加增强电路的时候，运放是怎么样的？我也是毕设做带隙

Sakura314 · 发表于 2022-4-15 10:52:46

KKY333 发表于 2022-4-15 09:08
兄弟，这篇论文的名字能发下吗

CMOS带隙基准源研究以及应用_王剑

Sakura314 · 发表于 2022-4-15 10:53:45

lucky_liu 发表于 2022-4-15 10:41
不加增强电路的时候，运放是怎么样的？我也是毕设做带隙

运放可以正常工作，增益79db，相位裕度61

KKY333 · 发表于 2022-4-18 16:56:29

运放的正负输入端接反了吧，不加增强前没问题，加了之后多了一级共源级，再次反向了一次

Sakura314 · 发表于 2022-4-18 21:25:01

KKY333 发表于 2022-4-18 16:56
运放的正负输入端接反了吧，不加增强前没问题，加了之后多了一级共源级，再次反向了一次 ...

对的，是这个问题

，运放正常工作之后PSRR又不太能提高，方便的话麻烦大佬帮忙看看我的另一篇帖子，感激不尽！

KKY333 · 发表于 2022-4-19 16:15:45

Sakura314 发表于 2022-4-18 21:25
对的，是这个问题，运放正常工作之后PSRR又不太能提高，方便的话麻烦大佬帮忙看看我的另一篇帖 ...

你的上面一排的pmos电流镜最后的一个vds是900mv,与前面的vds差的很多，这也就是你说运放出来的psrr很好，但是到vref输出端提不上去的原因，电流模下你可以把输出端的电阻调小使最后那根pmos的vds降到600多，这样psrr就上去了，不过你的温漂要重新调，输出的vref也在600多，可以的话调前面的宽长比把前面的vds拉上来也可以

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