本帖最后由 andy2000a 于 2022-4-8 10:24 编辑
A novel low delay high-voltage level shifter with transient performance insensitive to parastic capacitance and transfer voltage level
ldmos clamp and level shift example
你始终没搞懂 LDMOS 耐压问题 .你为何不改 耐高压 HV MOS ,
你不懂bcd design 那还是不要用BCD 吧.
为何非用bcd ldmos ???
Ldnmos “nmos” source- bulk 间是低压 . bulk 若可用 iso , 那iso nmos 其 bulk就连 source 端 可省去body effect .
Psub 一般都最低电位avss , 除非你做负电压, hvnw连vdd但须小心耐压,你最好问smic 厂.
有些有epi 层可做”负电压” 但须特别的小心.
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