fifo输出的data_valid控制信号，作为下游模块的输入时

come_on_sn · 发表于 2022-3-13 10:32:39

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需要考虑跨时钟域传递的问题吗？因为data_valid是rd_clk时钟域产生的，而下游模块是工作在主时钟下（fifo读写时钟是由主时钟分频而来的）
如果考虑的话，是不是加简单的1bit同步器就可以了呢？

谢谢大家了！

gerry1812 · 发表于 2022-3-13 15:54:29

如果是主时钟分频下来的，就不用再做同步了，已经是同步的了

come_on_sn · 发表于 2022-3-13 18:44:46

gerry1812 发表于 2022-3-13 15:54
如果是主时钟分频下来的，就不用再做同步了，已经是同步的了

哦哦，明白了，谢谢你
另外还想请教下，这种应该也算跨时钟域传输吧

Love24 · 发表于 2022-3-14 11:15:25

你的意思是fifo读时钟跟下游的工作时钟不是同一个时钟吗？那就直接让下游工作时钟作为fifo读时钟。

come_on_sn · 发表于 2022-3-14 15:28:40

Love24 发表于 2022-3-14 11:15
你的意思是fifo读时钟跟下游的工作时钟不是同一个时钟吗？那就直接让下游工作时钟作为fifo读时钟。 ...

感谢答复~

不是一个时钟
rd_clk：主时钟100M分频得到10M
下游工作时钟：主时钟100M

jinj198908 · 发表于 2022-3-14 15:30:58

come_on_sn 发表于 2022-3-14 15:28
感谢答复~

不是一个时钟

为什么不直接用100M作为读时钟，10m信号做为读使能呢？

come_on_sn · 发表于 2022-3-14 22:23:45

jinj198908 发表于 2022-3-14 15:30
为什么不直接用100M作为读时钟，10m信号做为读使能呢？

这样似乎也可以，当时主要图方便，读写时钟都是分频得到，然后写速率通过上级valid信号控制，rd_en恒为1，没有控制

jinj198908 · 发表于 2022-3-15 08:59:36

come_on_sn 发表于 2022-3-14 22:23
这样似乎也可以，当时主要图方便，读写时钟都是分频得到，然后写速率通过上级valid信号控制，rd_en恒为1 ...

FPGA里面时钟数量能少则少，能用使能控制就不要用分频时钟

come_on_sn · 发表于 2022-3-15 10:01:27

jinj198908 发表于 2022-3-15 08:59
FPGA里面时钟数量能少则少，能用使能控制就不要用分频时钟

感谢回复！
另外就是想请教下，时钟数量能少则少，除了组合逻辑产生的时钟会带来毛刺之外，还有别的考量吗？谢谢了

mrlong · 发表于 2022-3-18 11:13:46

同步FIFO不需要，异步的话需要对地址等做跨时钟处理，还要将普通二进制码转换成格雷码消除跨时钟数据先后翻转的问题

[求助] fifo输出的data_valid控制信号，作为下游模块的输入时