使用systemc描述设计，用catapult综合的开发流程

mamba2410

请教一下大家systemc描述设计用catapult综合开发的流程是什么？我在使用catapult做开发，但是发现systemc比较抽象层次的代码都综合不了，还是需要细化到rtl级，但是这样不是还是要用systemc描述rtl级，等于把verilog代码翻译了一遍，感觉并没有用Verilog写有好处。希望能得到大家的解答。

xiaowuzxc

确实是这样的。综合器最多只能综合行为级描述，你必须在代码中有电路的影子，而且越抽象的描述其综合结果就越难以控制。如果想要综合非常抽象的代码，那就需要HLS了，是另一个层面的问题。

xiaowuzxc

也就因为这个原因，HDL不像高级程序语言，一路朝着抽象跑。verilog和SV虽然在不断进步，多了不少抽象的语法，但这些都是为验证服务的，可综合的部分始终是那一部分子集。