DC综合时出现not constrained（仅组合逻辑）

melinda_li · 发表于 2022-2-24 14:48:44

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有一个无时钟、无rst_n的模块
仅是一个计算功能的组合逻辑。
DC综合时给了所有的input:set_input_delay,-max -min都设置了;
给了output，唯一的output,set_output_delay - max，-min都设置了。

但综合后还是报output没有约束到最大延迟：

DC报输出无最大延迟问题目

谢谢各位!帮忙看看还要怎么约束才能消除这个warning?

melinda_li · 发表于 2022-2-24 14:49:41

这个end_point就是模块唯一的output信号。

melinda_li · 发表于 2022-2-28 10:36:18

唉，没有人看到问题吗？

RayCing · 发表于 2022-2-28 11:35:55

纯组合逻辑电路，没有时序要求，可以定义一个虚拟时钟，-period大概设一个值。如果你没有定义虚拟时钟的话，这样你在设置set_input_delay和set_output_delay就无法指定-clock，工具没法给你计算data path的required time，自然就会报出max unconsrained。为啥不包出min unconsrained? 因为min delay跟clock period无关。

melinda_li · 发表于 2022-3-1 11:05:23

谢谢RayCing
根据你说的，我解决了，

[求助] DC综合时出现not constrained（仅组合逻辑）

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