网表的电路为什么会带有反馈？

xbuilder

将verilog代码转化成为网表后，生成的电路带有反馈。但此时case有完整的分支（如default）,if使用也写好了else。还会出现问题的原因是什么呢？

jinj198908

xbuilder 发表于 2022-2-19 22:14
比如这种，为什么一个用寄存器的Q端用作D端的信号源，一个不用呢？

因为判断条件不完整，导致在缺少else的判断条件下，此次的输出和上一个时钟的输出相同，所以产生了回路。但是由于你这个属于时序逻辑，所以正如楼上所说，虽然缺少了else，但是不会有影响。
只是楼主需要确认的是，在你未写完整的判断条件下，你实际想要的输出是固定的0、1，还是想输出上一次的结果。如果你不关心这种情况下的输出，那么代码怎么写无所谓；如果关心的话，就需要根据实际所需的输出结果补完整else。

GalaxyKevin

坐等答案

snowflakel

寄存器的Q端用作D端的信号源，很正常的操作啊

xbuilder

snowflakel 发表于 2022-2-19 21:55
寄存器的Q端用作D端的信号源，很正常的操作啊

比如这种，为什么一个用寄存器的Q端用作D端的信号源，一个不用呢？

jake

不是什么问题。