timing要求较高就用bram，应该怎么理解呢？

come_on_sn

是因为分布式RAM耗用较多LUT，组合逻辑时延过大？
还是说BRAM是单独的存储资源，布线延迟会小一些呢？


谢谢大佬们~

Lown1979

BRAM是硬核，运行速度快，分布式RAM是使用LUT来实现的，运行速度慢。一般情况，小容量、低速的存储用分布式RAM，大容量、高速的存储用BRAM。

innovation

   

timing要求较高就用bram

对这个说法的出处存疑？

一般来说，正规的文献在下结论或者总结经验之前应该都有一大篇的前因后果呀，看完了自然就理解了。

come_on_sn

   

Lown1979 发表于 2022-2-10 15:47
BRAM是硬核，运行速度快，分布式RAM是使用LUT来实现的，运行速度慢。一般情况，小容量、低速的存储用分布式 ...

明白了，谢谢层主！

come_on_sn

   

innovation 发表于 2022-2-10 19:19
对这个说法的出处存疑？

一般来说，正规的文献在下结论或者总结经验之前应该都有一大篇的前因后果呀，看 ...

啊，抱歉，是网上有位博主分享的，并不是正规的文献

innovation

   

come_on_sn 发表于 2022-2-16 21:42
啊，抱歉，是网上有位博主分享的，并不是正规的文献

本意是提醒你在学习阶段不要怕苦怕累，倾向于短平快的找各种经验。信息、知识爆炸的负面效应就是对信息接收者辨别信息是否符合自己需要提出了更高的要求。比如说：
本帖的一个说法：

   

BRAM是硬核，运行速度快，分布式RAM是使用LUT来实现的，运行速度慢。

那么，如果我们打开xilinx的数据手册查阅，比如说artix-7的数据手册，timing参数，最典型的两个：

一. 时钟有效沿到输出数据有效的延迟（注意，xilinx的分布式RAM写是同步的，读是异步的，读延迟是相对地址线的）？
1) 分布式RAM的是这样的：


2) BRAM的是这样的：


二.输入数据相对时钟有效沿的建立/保持时间要求？
1)分布式RAM是这样的：


2) BRAM是这样的：


所以，根本得不出引用的结论。当然，非要说的话：
1)如果存储bits量大，需要多个slice并/串联的LUT构成目标RAM时，会由于跨slice时的布线开关矩阵延迟导致大容量分布式RAM的性能下降，但这个的瓶颈不在LUT的运行速度；
2)BRAM因为是硬核，意味着它在FPGA内的位置是固定的，当我们使用片内BRAM数量大时，软件布线时优化余地下降，此时，BRAM又会成为性能瓶颈

所以，没那么多经验准则的。。。

zhangyl1993

学习了