【已解决】数字综合模块symbol在schematic中仿真如何定义输入端口数据？

邓小力 · 发表于 2022-1-19 15:36:36

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本帖最后由邓小力于 2022-3-7 11:18 编辑

如下图所示，我想要在schematic对数字模块进行仿真，但是端口的位数实在太多了，直接用label定义可能会出错。所以想用verilog-A写个驱动文件（如下图），但是verilog-A只能一个bit一个bit的定义是吗？所以我还是很麻烦……能不能有直接可以sd_seed_in <+ 24'b1的方法呢？

jake · 发表于 2022-1-20 03:40:51

试一下加个label，例如 <*24>TIEH

frankie9 · 发表于 2022-1-22 22:16:44

同问

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