Cadence 618和AMS联仿问题

903607750 · 发表于 2022-1-17 10:04:42

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按照网上的教程一步步来的，路径里加了connnectLib文件，然后自己用verilog简单写了一个反相器，在测试的cell里在schematic的基础上生成了config文件，但是仿真的时候却报这样的error，Cadence Parameter name scale is reserved as a built-in parameter。请问这样的错误是库出了问题么？我也没设置过scale这个参数呀~就是简单的一个前仿，求各位大神指教~
微信图片_20220117100322.png

903607750 · 发表于 2022-1-17 15:10:45

后面在model library里把model file里选的工艺的√全部去掉就能跑了，波形都能看，但是模拟电路要用到这些库，一起联合跑就不太行了。是这个工艺的问题吗

903607750 · 发表于 2022-1-18 10:12:15

解决啦~~我原来用的smic18的工艺，换成tsmc18的工艺就能正常运行了（虽然不知道为什么）

cyj1006 · 发表于 2023-7-10 18:32:05

请问楼主可以分享一下教程吗？

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