请教大家，fpga怎么实现延时计数器比较好？

american007

一个输入信号需要延迟一段时间，然后再输出，如下：
module (
       input       clk,
       input      rst_n,
       input      test_sig //一个时钟宽度的脉冲信号
        )；
        
        reg  [10:0]test_cnt;
         always @(negedge clk or negedge rst_n)     
            begin
              if(~rst_n)
                test_cnt  <= 10'd0;      
              else if(test_sig)
                test_cnt  <= 10'd0;         
              else  if(test_cnt < 10'd500)
                test_cnt  <= test_cnt + 10'd1;   
            end
        
        
assign test_sig_delay = test_cnt == 10'd400 ? 1'b1 : 1'b0
endmodule


test_sig_delay是test_sig延时400个时钟后的信号输出，像上面那样实现好吗？另外，test_cnt的寄存器的输出反馈回来去控制test_cnt的计数最大值，这样好吗？
        
     

smarthb

1.lz的输入信号test_sig是单周期信号？即使是单周期信号，如果test_sig是从io输入，如何保证正好能被时钟采样而不出现毛刺是个挑战；
2.lz的代码默认了信号没有任何毛刺，且信号宽度比时钟周期要大，或者就是在当前时钟域下，那么lz的程序只能保证信号的上升沿延迟输出，且只输出了一个时钟周期，而不是整个信号波形的延时输出。
3.lz的需求描述清楚，才好写代码。

remnant

test_sig_delay是test_sig延时400个时钟后的信号输出，像上面那样实现好吗？
不好，test_sig如果是个干净的1 bit信号，你这处理完成组合逻辑信号了，有毛刺

另外，test_cnt的寄存器的输出反馈回来去控制test_cnt的计数最大值，这样好吗？
这倒没什么

另外，你这逻辑有bug

american007

感谢两位回复，
我所设想的test_sig的信号，是和 本模块在一个时钟域的其他模块产生的一个时钟宽度的脉冲信号，并且满足建立保持时间约束，另外，test_sig_delay 如果用寄存器输出的，就不会有毛刺了吧？
如果按上述这样实现的话，写一个延时400个时钟周期的代码，上述方式是不是唯一选择呢 ？还有没有其他方式 ？