max_tran 和 max_fanout

FOREVER10

   

jake 发表于 2021-12-21 12:48
回到第一个贴子。
setOptMode -maxDensity 0.85
这里0.85有点小，建议去掉试试，默认是0.95

的确 n 多 fanout。。。。

jake

   

FOREVER10 发表于 2021-12-21 08:47
setOptMode -usefulSkewCCOpt standard  
你的意思 这个命令要在 place 之前吗

setOptMode \
  -addInst true \
  -addInstancePrefix PLC_ \
  -addPortAsNeeded true \
  -allEndPoints true \
  -allowOnlyCellSwapping false \
  -checkRoutingCongestion auto \
  -deleteInst true \
  -downsizeInst true \
  -drcMargin 0.2 \
  -effort high \
  -enableDataToDataChecks false \
  -fixClockDrv false \
  -fixDrc true \
  -fixFanoutLoad true \
...
place_opt_design

这样place_opt_design就知道要优化-fixDrc，-fixFanoutLoad。默认-fxFanoutLoad是false

jake

   

FOREVER10 发表于 2021-12-21 09:54
的确 n 多 fanout。。。。

比较奇怪的是工具没有插入buffer tree，不妨在schematic里看一下到底是什么
为啥这么多power stripes？占用了太多vertical routing

FOREVER10

   

jake 发表于 2021-12-22 01:39
比较奇怪的是工具没有插入buffer tree，不妨在schematic里看一下到底是什么
为啥这么多power stripes？占 ...

难道因为 power stripes 过多，导致 v 方向的 route少了之后 对设计影响?
因为感觉能绕通的话，多点power 也没啥不好。。

是啊。怎么没插入buffer ，我也是真的奇怪。是不是又特殊的命令 optiong 是加buffer的呢

FOREVER10

   

jake 发表于 2021-12-22 01:29
setOptMode \
  -addInst true \
  -addInstancePrefix PLC_ \

以上 opt 选项 都要吗？

jake

   

FOREVER10 发表于 2021-12-21 12:29
以上 opt 选项 都要吗？

不是全部都要的。推荐看一下手册，看看有什么默认选项对当前设计会造成不良影响。
我习惯选项加多一点，主要是提醒自己每个选项对后续步骤有影响。个人习惯而已。

jake

   

FOREVER10 发表于 2021-12-21 12:08
难道因为 power stripes 过多，导致 v 方向的 route少了之后 对设计影响?
因为感觉能绕通的话，多点powe ...

理论上power stripes多一些对IR有帮助。
实际上过多造成vertical方向资源紧张，工具可能会“疯掉”。绕线是绕了，但是留一堆问题，最后跑verify_drc出来一堆头疼的DRC

工具没有插入buffer tree非常可疑。还是建议在Innovus里看一下这个cell的fanout schematic。也许能看出一些端倪。设计中真正high fanout signal不多的，一般就是reset, clock, scan_enable之类。看一下schematic，知道是哪个net，会有帮助。
还有就是查一下SDC，看看有没有dont_touch，dont_touch_network之类。工具一般不会无理由放弃插入buffer tree。

FOREVER10

   

jake 发表于 2021-12-22 03:17
不是全部都要的。推荐看一下手册，看看有什么默认选项对当前设计会造成不良影响。
我习惯选项加多一点， ...

还想 请教您 几个 常识性的问题

1 我发现 我用了 dont use *x0  ，还是最后帮我放进去了若干个


2 ANTCELL ，，setNanoRouteMode  -routeAntennaCellName  $ANT_CELL
这个命令 是什么阶段加最好呢。 我发现加了这个语句， 有时候会有 2，3个地方short 导致我 LVS 是不clean的


3 tiehi tielo 到底是什么阶段加合理呢。好像 有人是 pre place 的时候加 ，有人是 Postroute的时候加。。。

jake

1. 看一工具放进去的是什么X0 cell，也许是clock tree上的，工具调skew的时候放进去的

2. Antenna在route的时候放就可以了。
有short，说明NanoRoute已经很困难了。也许是地方不够，也许是routing资源不够。

3. Tie cell可以在pre place，pre CTS放，主要是先把地方占了，免得以后没地方下手。

FOREVER10

   

jake 发表于 2021-12-22 03:30
理论上power stripes多一些对IR有帮助。
实际上过多造成vertical方向资源紧张，工具可能会“疯掉”。绕线 ...

就是 resetn 这个信号，，fanout 托了1000多个。。。晕

reset_n
    inst_dig_ctrl/C1959/Q                   0.063       8.334           -8.271           AND2_X0/Q                    R