max_tran 和 max_fanout

FOREVER10

PR的 SDC里面 ，set了 tran 0.3 和 fantout 15但是目前 我run出来 报错。一般怎么处理这个问题？







应该添加哪些语句让工具收敛呢

我写的如下

jake

从report看是在hold mode下。试一下改到setup mode下跑一遍optDesign
setAnalysisMode -checkType setup
optDesign -drv

report_constraint -all_violators -drv_violation_type max_transition 看一下到底哪里不对，也许I/O constraint有问题

jake

是postCTS阶段吗？clock tree 上也有不少 DRV，preCTS 可以理解，postCTS 就显得差了

FOREVER10

   

jake 发表于 2021-12-21 03:10
是postCTS阶段吗？clock tree 上也有不少 DRV，preCTS 可以理解，postCTS 就显得差了
...

是的post route阶段了。那该怎么处理呢

FOREVER10

   

jake 发表于 2021-12-21 01:43
从report看是在hold mode下。试一下改到setup mode下跑一遍optDesign
setAnalysisMode -checkType setup
op ...

我截图了带个hold，其实setup都跑的，会不会是用了太小的buffer，应该don’t use一些驱动小的buffet?

FOREVER10

   

jake 发表于 2021-12-21 01:43
从report看是在hold mode下。试一下改到setup mode下跑一遍optDesign
setAnalysisMode -checkType setup
op ...

加了-DRV 好像就报错，跑不下去了。

jake

   

FOREVER10 发表于 2021-12-20 19:07
加了-DRV 好像就报错，跑不下去了。

是不是density很高了，工具没有upsize的余地了？建议还是先report一两个path，看看到底哪里造成max_transition violation

FOREVER10

   

jake 发表于 2021-12-21 09:53
是不是density很高了，工具没有upsize的余地了？建议还是先report一两个path，看看到底哪里造成max_trans ...

density约束多少合理？我是0.18um工艺的。

jake

   

FOREVER10 发表于 2021-12-20 21:57
density约束多少合理？我是0.18um工艺的。

回到第一个贴子。
setOptMode -maxDensity 0.85
这里0.85有点小，建议去掉试试，默认是0.95
.18um，如果速度不快，四层金属，90%+都见过。通常建议一开始70%-80%，走通后再看能否减小面积。

set_max_fanout 15 [current_design]
感觉15比较小，25，30应该都可以，不过这个数字bu重要。


Flow里post place/preCTS有跑过optDesign吗？通常post place/preCTS至少跑一下optDesign -drv，以后收敛方便。如果用的是place_opt_design，要在跑这个命令前设置好setOptMode。place_opt_design会在place后自动跑optDesign。

网表里是否大量X0 cell? 建议一开始就 setDontUse *X0 true
CTS里set_ccopt_property -buffer_cells 不要给小的CTB

FOREVER10

   

jake 发表于 2021-12-21 12:48
回到第一个贴子。
setOptMode -maxDensity 0.85
这里0.85有点小，建议去掉试试，默认是0.95

setOptMode -usefulSkewCCOpt standard  
你的意思 这个命令要在 place 之前吗

什么命令 是  像 “setTieHiLoMode -maxDistance  40 -maxFanout  3 -createHierPort true“限制tiehi tielo 的 fanout 来 控制 正常器件的fanout 个数的呢