一道数字面试题目，怎么做?

sanmuuncle

Design a block which has 3 inputs as follows:
(1)system clock of pretty high freq
(2)asynch clock input P
(3)asynch clock input Q
P and Q clocks have 50% duty cycle each. Their frequencies are close enough and
they have phase difference.Design the block to generate these outputs:
(1) PeqQ :goes high if periods of P and Q are same
(2) PleQ: goes high if P's period is less than that of Q  
(3) PgrQ: goes high if P's period is greater than that of  Q

tnttnp

感觉用计数器就能实现么，弄三个计数器同是计数3个CLK，记上N个周期之后经过比较器进行比较，同时三个计数器清零，这样好像就可以了

sanmuuncle

原帖由 tnttnp 于 2007-12-26 15:24 发表

                               
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感觉用计数器就能实现么，弄三个计数器同是计数3个CLK，记上N个周期之后经过比较器进行比较，同时三个计数器清零，这样好像就可以了

这样做的话，是不是必须要一个复位信号呀？

tzjz2003

curious....

maxin

只是一个数字锁相环的鉴相部分而已，一个高频时钟（鉴相时钟），两个异步时钟，一般通过一个异或（XOR）鉴相方法可解决！



这是数字设计基础！

tzjz2003

so i'm curious,why counter?

sanmuuncle

原帖由 maxin 于 2007-12-26 21:40 发表

                               
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只是一个数字锁相环的鉴相部分而已，一个高频时钟（鉴相时钟），两个异步时钟，一般通过一个异或（XOR）鉴相方法可解决！



这是数字设计基础！

好强大  ！

liumeco

原帖由 maxin 于 2007-12-26 21:40 发表

                               
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只是一个数字锁相环的鉴相部分而已，一个高频时钟（鉴相时钟），两个异步时钟，一般通过一个异或（XOR）鉴相方法可解决！
这是数字设计基础！

版主果然牛

liumeco

原帖由 maxin 于 2007-12-26 21:40 发表

                               
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只是一个数字锁相环的鉴相部分而已，一个高频时钟（鉴相时钟），两个异步时钟，一般通过一个异或（XOR）鉴相方法可解决！



这是数字设计基础！

版主能否说详细点啊！谢谢！！

hellozwx

看看输出信号就知道了
(1) PeqQ :goes high if periods of P and Q are same
(2) PleQ: goes high if P's period is less than that of Q  
(3) PgrQ: goes high if P's period is greater than that of  Q

DPLL 的PD，后接CP Filter