FPGA slice资源占用过高怎么解决

innovation · 发表于 2021-11-26 14:54:42

1440090531 发表于 2021-11-26 10:49
首先谢谢您这么耐心的解答！我使用的是xilinx的FPGA，型号是xc7a100tcsg324，软件是vivado2018.2，综合和 ...

不知道什么原因，你的贴图，我的电脑显示不出来，所以看不见。

您说的（1）（3）我代码里确实也有用到，但是基本上不会大改了

因素（1）不是RTL代码的问题，是布局/布线约束参数，如果是这个因素占主要（但这个不太好有明确的判断方法），那你可以放心添加设计，如果原设计约束过松，软件优化程度不够的话，你添加设计后，软件可重新优化布局、布线来满足你的要求，这种情况你可以理解为是工具软件努力程度不够，资源紧张相当于是虚警。

因素（3）不想修改代码的话，可以考虑利用工具软件的Reduce Control Sets这个优化选项（我对vivado不熟，你翻一翻软件，应该不难找，但我印象中vivado默认这个优化选项应该是打开了的，而且vivado相对ISE还有一个进步，可以设定优化阈值）。

如果你基本能确定（2）、（3）、（4）条在RTL代码中不严重的话，你这个设计继续添加应该问题不大。