FPGA slice资源占用过高怎么解决

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今天发现slice （sliceL和sliceM）占用98%，而lut占用57%，ff占用40%多，，，这种情况应该怎么解决呢？

jasper0608

可試試降頻

bysg312

印象中slice包含了ff和lut以及distribute_ram，看你的ff用量比较低，而slice很高，是不是distribute_ram用的太多了

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bysg312 发表于 2021-11-25 09:08
印象中slice包含了ff和lut以及distribute_ram，看你的ff用量比较低，而slice很高，是不是distribute_ram用 ...

不是  是在slice logic distribution里用的比较多   ram用的比较少   

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jasper0608 发表于 2021-11-24 23:17
可試試降頻

现在时钟频率10M   已经很低了

jinj198908

像是利用效率没上去，也就是说很多的slice里面只用了LUT或只用了FF，组合逻辑和时序逻辑使用时没搭配好

bysg312

1440090531 发表于 2021-11-25 09:26
不是  是在slice logic distribution里用的比较多   ram用的比较少

slice logic distribution是包含了很多项的，slice logic distribution不是描述一种类型的逻辑资源，是一个统称
你需要根据slice logic distribution下面的每一类的消耗情况去判断

1440090531

bysg312 发表于 2021-11-25 13:34
slice logic distribution是包含了很多项的，slice logic distribution不是描述一种类型的逻辑资源，是一 ...

是的  这个类下面的slice占用比较高  我试着把ram换成block ram会下降一点

innovation

1440090531 发表于 2021-11-25 14:24
是的  这个类下面的slice占用比较高  我试着把ram换成block ram会下降一点

哎。。。是否应该说明FPGA的厂家，系列型号？使用的开发软件？版本？以及软件的优化属性参数设置？

针对楼主遇到的问题（猜楼主使用的是Xilinx的FPGA），提供四个也许被忽略的因素吧：
1）因为约束的逻辑运行时钟频率其实非常低（10M），所以对于软件布局布线来说，等于没有要求，说白了吧，这个要求，工具软件不需要任何优化，随便布局布线都能满足设计要求，所以工具软件完全有可能没有特别地将相关的LUTs和FFs封装进同一个slice。这种情况就是工具软件认为没必要，怎么快怎么来，你这个是不是有综合、布局、布线很快的情况呢？
2）设计代码中有大量的组合逻辑（基于LUT实现）用作FFs的控制信号（CE/RESET/SET）？对Xilinx的FPGA而言，在同一Slice内部，没有LUT到本Slice内FFs的控制信号的布线，简单来说，如果是这种情况，工具软件没有办法将相关的LUTs和FFs封装进同一个slice。
3）设计代码中有大量的低扇出的FFs控制信号，而Xilinx的FPGA一个slice里面有多个FFs，6系/7系是一个slice内的8个FFs共用一组控制信号，控制信号不同的FFs没办法布局进同一个slice，举个例子，你设计了两个带CE的触发器，但这两个触发器的CE信号不同，那么，很不幸，你需要两个slice，更不幸的是，你这两个slice，每个只能使用1个触发器，其余的只能空置。（在UltraScale/UltraScale+系列，这种情况有所缓解，控制信号的使用限制变成了4个FFs一组）
4)同一个slice内部的FFs的控制信号，同步控制信号和异步控制信号（CE一定是同步的）不能混用。异步（复位/置位）控制信号软件没法优化，只要你那么设计了，一定按照这样给你实现。同步控制信号软件可能优化（移到触发器D输入端的LUT逻辑里面）。

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innovation 发表于 2021-11-25 19:20
哎。。。是否应该说明FPGA的厂家，系列型号？使用的开发软件？版本？以及软件的优化属性参数设置？

针对 ...

首先谢谢您这么耐心的解答！我使用的是xilinx的FPGA，型号是xc7a100tcsg324，软件是vivado2018.2，综合和布局布线用的是软件默认的您说的（1）（3）我代码里确实也有用到，但是基本上不会大改了，我想再请问您一下，就是这种情况下，代码还能继续扩张吗？会不会因为整体资源够用，而slice会不够用？布局布线会不会布不下？

                               
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谢谢您的解答！