时序电路的敏感信号不知道到底最多应该可以写几个，才能综合成电路？

ever4ever · 发表于 2021-11-19 09:23:03

wangmeng_sail 发表于 2021-11-18 16:46
如果，复位和置位无法做成比较干净的逻辑，reg_信号来自外部IIC指令，能不能把它放在always块内把这个信号 ...

把reg_w同步到clk_1时钟域下处理。

wangmeng_sail · 发表于 2021-11-23 09:42:24

本帖最后由 wangmeng_sail 于 2021-11-23 09:43 编辑

ever4ever 发表于 2021-11-19 09:21
首先，如果你的综合库里没有对应的带R和S的器件，不能综合成同时带有R/S的结果；第二，把置位源放在alway ...

谢谢，我的reg_w是异步信号（来自IIC接口），从敏感列表里去掉后，同步化扩充成1s后，综合后仿真可以了。感觉EDA软件综合的自动化程度不够高，时序电路的敏感信号不知道到底最多应该可以写几个，才能综合成电路？

ever4ever · 发表于 2021-11-23 15:37:47

wangmeng_sail 发表于 2021-11-23 09:42
谢谢，我的reg_w是异步信号（来自IIC接口），从敏感列表里去掉后，同步化扩充成1s后，综合后仿真可以了。 ...

verilog最终是用来描述电路的，综合成什么样的电路，自己心里需要有预期。还有一个问题就是综合是和工艺器件库相关的，只有库里有相应的器件，才能综合成对应的结构，否则会综合失败或者综合成未知的样子。你这里原来的异步复位写的有问题，综合器一般看到这种可能就不知道怎么处理，就会把它同步化处理，与你的原始设计不一致。如果你非要综合成你原来想要的样子，自己用门级电路搭

y23angchen · 发表于 2021-11-23 19:00:05

always@(posedge clk_1 or posedge POR or posedge reg_w)
if(POR)

你这是准备综合出来一个什么cell呢？写RTL 先想清楚要什么样的电路，否则就变成写软件了

cfly_chang · 发表于 2021-11-24 09:19:04

POR 是复位信号的话，在clk_1时钟进行异步复位同步释放，而reg_w在clk_1下同步后作为一个判断条件，你这是时序逻辑，判断条件不能放在敏感列表里的

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