在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
12
返回列表 发新帖
楼主: wangmeng_sail

[求助] 时序电路的敏感信号不知道到底最多应该可以写几个 ,才能综合成电路?

[复制链接]
发表于 2021-11-19 09:23:03 | 显示全部楼层


wangmeng_sail 发表于 2021-11-18 16:46
如果,复位和置位无法做成比较干净的逻辑,reg_信号来自外部IIC指令,能不能把它放在always块内把这个信号 ...


把reg_w同步到clk_1时钟域下处理。
 楼主| 发表于 2021-11-23 09:42:24 | 显示全部楼层
本帖最后由 wangmeng_sail 于 2021-11-23 09:43 编辑


ever4ever 发表于 2021-11-19 09:21
首先,如果你的综合库里没有对应的带R和S的器件,不能综合成同时带有R/S的结果;第二,把置位源放在alway ...


谢谢,我的reg_w是异步信号(来自IIC接口),从敏感列表里去掉后,同步化扩充成1s后,综合后仿真可以了。感觉EDA软件综合的自动化程度不够高,时序电路的敏感信号不知道到底最多应该可以写几个 ,才能综合成电路?

发表于 2021-11-23 15:37:47 | 显示全部楼层


wangmeng_sail 发表于 2021-11-23 09:42
谢谢,我的reg_w是异步信号(来自IIC接口),从敏感列表里去掉后,同步化扩充成1s后,综合后仿真可以了。 ...


verilog最终是用来描述电路的,综合成什么样的电路,自己心里需要有预期。还有一个问题就是综合是和工艺器件库相关的,只有库里有相应的器件,才能综合成对应的结构,否则会综合失败或者综合成未知的样子。你这里原来的异步复位写的有问题,综合器一般看到这种可能就不知道怎么处理,就会把它同步化处理,与你的原始设计不一致。如果你非要综合成你原来想要的样子,自己用门级电路搭
发表于 2021-11-23 19:00:05 | 显示全部楼层
always@(posedge clk_1 or posedge POR or posedge reg_w)
if(POR)

你这是准备综合出来一个什么cell呢?   写RTL 先想清楚要什么样的电路, 否则就变成写软件了
发表于 2021-11-24 09:19:04 | 显示全部楼层
POR 是复位信号的话,在clk_1时钟进行异步复位同步释放,而reg_w在clk_1下同步后作为一个判断条件,你这是时序逻辑,判断条件不能放在敏感列表里的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-23 07:39 , Processed in 0.016557 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表