时序电路的敏感信号不知道到底最多应该可以写几个 ，才能综合成电路？

wangmeng_sail

目前写的是一个万年历时钟芯片，秒、分等计数器计时器，需要POR信号硬复位，同时能够接收IIC端口 发送的指令ren_w信号修改时钟，程序如下
always@(posedge clk_1 or posedge POR or posedge reg_w)
if(POR)
begin min<=8'b1110000;
end
else if(reg_w)
  if(IIC_ADDR=8'b00000001)  //分钟寄存器地址译码
    min<=IIC_DATA;   //IIC引脚写入的时间调整数据IIC_DATA
  else min<=min;
else .....
综合出来的仿真波形有时正确，但一旦与其它模块一起综合，vcs后仿真就出现高阻态了（前仿真没问题），请问哪位高手知道什么原因吗？

如果，置位无法做成比较干净的逻辑，置位reg_信号来自外部IIC指令，因为该指令要对多个秒时分等寄存器写，必须地址译码，所以置位条件复杂，能不能把它放在always块内把这个信号同步，可以吗？还有其它办法吗？我偶尔改下初始的复位值，高阻态消失，但感觉电路没有鲁棒性，不稳健

ever4ever

先看看基础的书吧，我看你这几行代码，POR低有效，你的描述块里条件确是if（POR）；你的reg_w不是置位信号，写在敏感列表里干啥？还有后面阻塞非阻塞也写错了。不知道你还有没有其他写错的地方。。。再看看语法吧。

wangmeng_sail

谢谢，上面错误是是我打错了（这个错误有一个礼拜了，一直没解决），重新更正了上述错误，请各位高手继续指正！！！

ever4ever

可以同时有异步复位和置位，如果你的库里有相应的器件，就可以对应上。还有你的这个异步置位reg_w，综合出来啥样子谁也不知道，你这置位还加这么多条件，最后就算有这样的器件，可能综合出来异步置位源是一个组合逻辑，很可能有毛刺或者其他问题，或者直接综合成同步复位了。

ever4ever

复位和置位逻辑都在模块外面列清楚，复位和置位应该是比较干净的逻辑

ever4ever

看你的仿真波形，reg_w一直在动。没有这么用的。

wangmeng_sail

如果，复位和置位无法做成比较干净的逻辑，reg_信号来自外部IIC指令，能不能把它放在always块内把这个信号同步，可以吗？还有其它办法吗？我偶尔改下初始的复位值，高阻态消失，但感觉电路没有鲁棒性，不稳健

wangmeng_sail

ever4ever 发表于 2021-11-18 16:03
看你的仿真波形，reg_w一直在动。没有这么用的。

已修改测试指令了，见图，谢谢指教，请继续帮助我

wangmeng_sail

ever4ever 发表于 2021-11-18 16:01
可以同时有异步复位和置位，如果你的库里有相应的器件，就可以对应上。还有你的这个异步置位reg_w，综合出 ...

那那不能把这个置位信号放从敏感信号列表中去掉，变成同步置位呢？

ever4ever

wangmeng_sail 发表于 2021-11-18 16:56
那那不能把这个置位信号放从敏感信号列表中去掉，变成同步置位呢？

首先，如果你的综合库里没有对应的带R和S的器件，不能综合成同时带有R/S的结果；第二，把置位源放在always块里，会综合成同步置位，可以看看同步复位和异步复位的rtl描述；第三，你这已经不能算置位了，就是一个条件而已，但是我看你的reg_w好像翻的很快，不知道你的clk_1能不能采到，需不需要做异步处理。没有细看，你自己查查吧。