不知道如何在设计中例化io_pad

郑伟

coolbear2021 发表于 2022-2-24 15:04
可以把对应的io例化去掉，直接assign clk_main_in = pad_clk_main_in，就可以了。

大神，我直接这么例化一下，可以吗？
XXX uut (
                .clk_main_in(pad_clk_main_in),

coolbear2021

郑伟 发表于 2022-2-24 16:31
大神，我直接这么例化一下，可以吗？
XXX uut (
                .clk_main_in(pad_clk_main_in),

也可以

郑伟

coolbear2021 发表于 2021-11-17 11:20
假定你的模块叫xxx，并且所有的port都要接到pad上，可以参考下面的代码。

你的代码里信号都是单向的，inpu ...

大神，我才发现我给您的pad名称只截了输出pad的，输入pad没截，输入输出都用同一个pad有影响吗，下面这个是当时帖子上输入pad的名称，
如果输入输出需要区分pad，该怎么写呀

coolbear2021

郑伟 发表于 2022-3-30 15:17
大神，我才发现我给您的pad名称只截了输出pad的，输入pad没截，输入输出都用同一个pad有影响吗，下面这个 ...

一般来说io的面积是一样的，用双向io实现单输入是可以的，当然用输入io实现单输入也可以的。
比如，下面两个效果是一样的。
PBSDxR u_pad_00(.IE(1'b1),.C(clk_main_in     ),.I(1'b0),.OEN(1'b1),.PAD(pad_clk_main_in     ));
PISDR u_pad_00(.IE(1'b1),.C(clk_main_in     ),.PAD(pad_clk_main_in     ));

郑伟

coolbear2021 发表于 2022-3-31 08:47
一般来说io的面积是一样的，用双向io实现单输入是可以的，当然用输入io实现单输入也可以的。
比如，下面 ...

大神，就是我之前贴的pad是双向pad，不是输出pad呗。谢谢您。

郑伟

coolbear2021 发表于 2021-11-22 11:40
可以考虑如下结构与module命名，这个没啥固定的要求，都是随意的，仅供参考，重点是方便集中管理与后面项 ...

大神，我又有问题了，我拿到一个新的pad库，比之前的pad库多了两个参数，我想的的是当是inputpad时，PD选1 PU选0是下拉，相反就是上拉。那作为outputpad时这两个参数需要设吗？其他的参数是不是保持不变就行。

这个上拉和下拉对功能有影响吗？选哪个比较好

coolbear2021

郑伟 发表于 2022-6-9 14:18
大神，我又有问题了，我拿到一个新的pad库，比之前的pad库多了两个参数，我想的的是当是inputpad时，PD选 ...

input是否需要上下拉，要看连接情况，如果input有可能浮空，则最好要加上下拉，避免浮空漏电；如果能够保证不会出现浮空情况，那是否加上下拉都可以，加了可能会有增加一点漏电；具体选择上拉或下拉，要根据功能是选择，比如uart rx，那就是上拉，因为rx缺省状态为高电平。output如果是推挽输出，不需要接上下拉；但如果是开漏的，是需要上拉的，但一般是在电路板级加，芯片io内部的上下拉阻值太大了，当然加了没啥问题，相当于和板级的并联了。

郑伟

coolbear2021 发表于 2022-6-9 15:41
input是否需要上下拉，要看连接情况，如果input有可能浮空，则最好要加上下拉，避免浮空漏电；如果能够保 ...

如果不加上下拉，pu pd那两个值是不是就不用设了，就和之前一样就行

coolbear2021

郑伟 发表于 2022-6-9 17:00
如果不加上下拉，pu pd那两个值是不是就不用设了，就和之前一样就行

io的输入引脚，不能浮空，一定要连接某个值。如果不用上下拉，根据那个真值表，应该PU接1'b0，PD接1'b0。

郑伟

coolbear2021 发表于 2022-6-9 17:36
io的输入引脚，不能浮空，一定要连接某个值。如果不用上下拉，根据那个真值表，应该PU接1'b0，PD接1'b0。 ...

输出呢，其他的不用变吧