不知道如何在设计中例化io_pad

郑伟

coolbear2021 发表于 2021-11-22 11:40
可以考虑如下结构与module命名，这个没啥固定的要求，都是随意的，仅供参考，重点是方便集中管理与后面项 ...

vcs  jsttb.v jst.v jst_wrapper.v  SPC011D3RP.v +v2k -debug_all
大神，这个jst_wrapper.v就是您写的那个，报了语法错误，这个怎么改呀
Following verilog source has syntax error :
  "jst_wrapper.v", 2: token is '\037777777702'
  \037777777702\037777777640 \037777777702\037777777640 input
  wire\037777777702\037777777640
  \037777777702\037777777640\037777777702\037777777640
  \037777777702\037777777640
  pad_clk_main_in\037777777702\037777777640\037777777702\037777777640,
      ^

1 error

coolbear2021

郑伟 发表于 2021-11-22 13:23
vcs  jsttb.v jst.v jst_wrapper.v  SPC011D3RP.v +v2k -debug_all
大神，这个jst_wrapper.v就是您写的那 ...

没见过这种错误，感觉是格式的问题吧，有可能是copy的时候带了某些vcs不认的格式。重新写，或者用gvim之类的打开看一下，看看有啥特殊的格式。

郑伟

coolbear2021 发表于 2021-11-22 13:28
没见过这种错误，感觉是格式的问题吧，有可能是copy的时候带了某些vcs不认的格式。重新写，或者用gvim之 ...

大神，看这个格式对应的颜色，我觉得除了RGB这个颜色不一样，其他的应该没问题呀。大神还有一个问题，我填加了这个以后，激励文件的输入还是以前的那些端口，还是应该改成这个文件里的pad_xxx，这些端口

coolbear2021

之前给你的代码有点问题，14到23行要去掉，之前的input定义的时候已经有定义了，应该是重复定义导致vcs报错的。
tb的激励命名不关键，工具是根据代码里的连接决定驱动谁的，不是根据名称。

郑伟

coolbear2021 发表于 2021-11-22 15:44
之前给你的代码有点问题，14到23行要去掉，之前的input定义的时候已经有定义了，应该是重复定义导致vcs报错 ...

我也发现了，去了也是报错

郑伟

coolbear2021 发表于 2021-11-22 15:44
之前给你的代码有点问题，14到23行要去掉，之前的input定义的时候已经有定义了，应该是重复定义导致vcs报错 ...

我加了几行代码，也不行，都去了也不对，大神，这个哪有问题呀

coolbear2021

郑伟 发表于 2021-11-22 18:43
我加了几行代码，也不行，都去了也不对，大神，这个哪有问题呀

这个代码应该是对的。把错误的log发一下。

郑伟

coolbear2021 发表于 2021-11-23 08:44
这个代码应该是对的。把错误的log发一下。

大神，抱歉，最近课有点多，才看到。log还是和之前一样
Parsing design file 'jsttb.v'
Parsing design file 'jst.v'
Parsing design file 'jst_wrapper.v'

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "jst_wrapper.v", 2: token is '\037777777702'
  \037777777702\037777777640 \037777777702\037777777640 input
  wire\037777777702\037777777640
  \037777777702\037777777640\037777777702\037777777640
  \037777777702\037777777640
  pad_clk_main_in\037777777702\037777777640\037777777702\037777777640,
      ^

1 error
CPU time: .138 seconds to compile

coolbear2021

郑伟 发表于 2021-11-23 12:10
大神，抱歉，最近课有点多，才看到。log还是和之前一样
Parsing design file 'jsttb.v'
Parsing design f ...

log里怎么会有"\037777777640"这种东西呀？好像乱码一样的，没有见过这种log。

郑伟

coolbear2021 发表于 2021-11-23 13:27
log里怎么会有"\037777777640"这种东西呀？好像乱码一样的，没有见过这种log。
...

对呀，我也没见过，没有说哪行有问题，感觉是前几行有问题？但我前几行自己写了一边