SAR ADC的ENOB特别低都与哪些因素有关呀？怎么解决呢？求大佬指点

lucky_yue

图1

图2

图3

图一是FFT频谱仿真图，取1024个点，采样时钟为10M，输入时钟频率为1.9375MHz,比较器采用的是理想比较器，开关为栅压自举开关，电容阵列为非二进制电容，异步SAR ADC，采用单调切换开关，共有14位转换，电容阵列分段且有冗余位，电容的进制设计如图3所示，实际电路中电容的取值为：

LSB（7位）：由低到高：1C,2C,3C,6C,10C,18C,32C,由于分段引入的LSB补偿为38C

MSB(7位)：由低到高：1C,2C,3C,6C,10C,18C,32C,没加由于MSB引入的补偿

最终vout由数字code转换为模拟信号的公式由图4所示：

图4

求助问题1：ENOB都与哪些设计因素有关呀？怎么改善ENOB？

问题2：非二进制的设计不知道是否合理，请大佬帮忙指出问题所在？对于单调切换开关设计非二进制电容阵列的时候，如果不算接固定电平的电容，电容阵列的总权重是不是应该等于2047呀？另外分段时，MSB一侧的实际电容应该怎么给呀，电容阵列每一位的权重不变，但是MSB分段后实际电容不是会减小吗？实际设计中MSB电容该根据什么给呢？

问题3：vout仿真的台阶特别少，不接近正弦波，vout两个保持不变的阶段距离特别大，像图2那种情况可能是哪些原因导致的呀？

以上问题求大佬们指点，SAR ADC新手会的太少了，麻烦大佬们帮忙了，辛苦大佬们看这么长的文字，感激！

LDDD1997

CDAC我不懂。看着噪底的位置也还好。你的SFDR只有49,这个不好。前仿的话，要想得到9.几的有效位数，10位的adc SFDR都得在80左右吧。


在整体电路仿真时，你可以对采样开关做个FFT，看采样开关有问题没。还有比较器的精度够不够，是不是比错了。


你把输入信号频率给到几k  几十k    ，台阶自然就变多了。

fantasy19853

请问大哥解决了吗，我现在自己想做个10bit，开关是12bit，最后做完仿出来只有7bit，不知道哪里出问题了，详情见我的帖子

奇妙可局

fantasy19853 发表于 2024-7-25 23:31
请问大哥解决了吗，我现在自己想做个10bit，开关是12bit，最后做完仿出来只有7bit，不知道哪里出问题了 ...

单独给静态直流信号仿真呢？

fantasy19853

奇妙可局 发表于 2024-7-29 08:54
单独给静态直流信号仿真呢？

通过单仿CDAC和bootstrap，问题应该是在放大器（我用的动态放大器+latch比较器的结构），应该是放大器的噪声问题，主要应该是回踢噪声？谢谢大哥，我的贴子有详细点的说明saradc前仿ENOB很低 - Analog/RF IC 设计讨论 - EETOP 创芯网论坛 (原名：电子顶级开发网) -（但貌似发图片要审核，我补充了两个照片，但暂时还看不到