异步时钟路径通常的做法是设置伪路径吗？

come_on_sn

不是很理解，不会保证数据传输出错吗？

daneast

也可以set clk group, 设计上保证传输正确, 加异步桥或fifo等

come_on_sn

   

daneast 发表于 2021-11-12 16:04
也可以set clk group, 设计上保证传输正确, 加异步桥或fifo等

嗯嗯，感谢答复！

请问下在vivado中，如果异步时钟域间没有数据传输，是不是就需要设置timing exception来保证工具不在不必要地路径花费过多的努力

daneast

   

come_on_sn 发表于 2021-11-26 16:16
嗯嗯，感谢答复！

请问下在vivado中，如果异步时钟域间没有数据传输，是不是就需要设置timing exceptio ...

如果没有common path，工具也不会分析

YYFFLLMMNN

坦白说，我目前遇到异步时钟路径都是这样做的。如果是长信号且单bit的传输，那么根本不需要做时序约束；
如果是多bit的信号，要么有RAM/FIFO来处理，要么有异步应答逻辑来保证传输正确。
不知道还有没有其他情况？
set faulse的确可以大量节省约束时间。

hungon

设置false path，是因为现有的timing分析软件，都是基于同步电路基础去分析的，如果不设置，会在跨时钟域的地方，出现很多时序违例。异步路径，主要靠逻辑去保证。现有的CDC分析，主要用来分析异步路径的处理是否有问题。在很多先进制程下（14/7nm），跨时钟域的地方，不是简单设置false path就可以了，还需要在后端做一定的时序约束，保证功能正确

Love24

是的，因为现有综合工具对异布路径时序分析费时且结果不可靠，本质上都是同步综合工具，所以异步时需要设计者做标准的跨时钟处理（fifo隔离、两次握手、打拍等），然后设置伪路径（设置异步时钟组作用一样），告诉工具不要分析异步路径了。