VCS对pattern进行presim出现如下mismatch

chengtwa · 发表于 2021-11-11 14:48:44

1473995501 发表于 2021-11-11 13:00
那就是我该怎么去定义这个delay呢？
vcs 添加 option
+nospecity

这个其实就是我现在正在做的，只是我把+nospecify这个option去掉了，导致现在的simulation结果很差，我加上再跑一次试试看。

chengtwa · 发表于 2021-11-11 15:31:43

本帖最后由 chengtwa 于 2021-11-11 15:34 编辑

1473995501 发表于 2021-11-11 13:00
那就是我该怎么去定义这个delay呢？
vcs 添加 option
+nospecity

但现在又有个问题，那就是我应该用多少的delay来保证不会影响到其他逻辑电路呢？这是我今天一天都在尝试解决的点。

1473995501 · 发表于 2021-11-11 16:32:30

chengtwa 发表于 2021-11-11 15:31
但现在又有个问题，那就是我应该用多少的delay来保证不会影响到其他逻辑电路呢？这是我今天一天都在尝试解 ...

这是你的design

chengtwa · 发表于 2021-11-11 16:37:09

1473995501 发表于 2021-11-11 16:32
这是你的design

实际上我也是帮忙做一下这个项目的 ATPG和后续的仿真，但是没想到竟然有这么奇怪的逻辑，搞得我有点难顶。也谢谢你了哈~

frerewinter · 发表于 2021-12-28 18:09:56

chengtwa 发表于 2021-11-11 10:32
好的，了解了。但是实际上你说的tmax_seria X是你自己定义的macro吗？因为我这边是tessent生成的pattern ...

"有一段是clock信号互采作为D端信号输入的" -- 这是时钟信号作为寄存器D端输入？时钟做数据这种情况，最好能在D端加一个测试点。

chengtwa · 发表于 2022-1-5 10:05:01

frerewinter 发表于 2021-12-28 18:09
"有一段是clock信号互采作为D端信号输入的" -- 这是时钟信号作为寄存器D端输入？时钟做数据这种情况，最 ...

是的啊，可以看作是一个与操作（具体cell我有点记不清了），输入端是两个不同的clock，利用delay来使输出值不同。我这只是帮忙而已，所以我直接把这个类别的cell设定成bb。毕竟跟我关系不是很大。

西顾 · 发表于 2022-5-2 21:30:38

请问一下前辈朋友,这个mismatch出现了之后,如何定位到cell?
我的mismatch也是这样报了,不过不知道怎么去找scan cell 编号的cell?
我尝试对应找到波形处的pin,但是veidi出的波形也都是绿色的,请问是否是定位方法有问题?应该怎么去定位呢?

greatao · 发表于 2022-5-7 10:26:36

这个cell不能capture，设置capture mask吧，即使pre-sim过了，post-simulation也会挂的。最好的办法是insert scan chain的时候将这个cell的D端 eco，scan_mode下，不要连接在clock端口。

greatao · 发表于 2022-5-7 10:28:34

西顾发表于 2022-5-2 21:30
请问一下前辈朋友,这个mismatch出现了之后,如何定位到cell?
我的mismatch也是这样报了,不过不知道怎么去找s ...

你这是tetramax产生的TB，要用PSD的TB仿真，才会报告具体哪个cell出现X态。

西顾 · 发表于 2022-5-9 21:24:42

greatao 发表于 2022-5-7 10:28
你这是tetramax产生的TB，要用PSD的TB仿真，才会报告具体哪个cell出现X态。

麻烦您可以解释一下什么是PSD的tb仿真吗？我百度搜了一下发现是电力仿真？要买板子？有点懵

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