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1473995501 发表于 2021-11-11 13:00 那就是我该怎么去定义这个delay呢? vcs 添加 option +nospecity
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chengtwa 发表于 2021-11-11 15:31 但现在又有个问题,那就是我应该用多少的delay来保证不会影响到其他逻辑电路呢?这是我今天一天都在尝试解 ...
1473995501 发表于 2021-11-11 16:32 这是你的design
chengtwa 发表于 2021-11-11 10:32 好的,了解了。但是实际上你说的tmax_seria X是你自己定义的macro吗?因为我这边是tessent生成的pattern ...
frerewinter 发表于 2021-12-28 18:09 "有一段是clock信号互采作为D端信号输入的" -- 这是时钟信号作为寄存器D端输入?时钟做数据这种情况,最 ...
西顾 发表于 2022-5-2 21:30 请问一下前辈朋友,这个mismatch出现了之后,如何定位到cell? 我的mismatch也是这样报了,不过不知道怎么去找s ...
greatao 发表于 2022-5-7 10:28 你这是tetramax产生的TB,要用PSD的TB仿真,才会报告具体哪个cell出现X态。
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