VCS对pattern进行presim出现如下mismatch

chengtwa

在做presim的时候出现0/1的mismatch，具体描述的话就是如下图的cell中，在4840ns的时候希望得到0，但是实际得到的value是1。但是觉得很奇怪，如果按照clk toggle来计算的话，这个点的期望值本来就是1，但为什么pattern中指定的是0呢？模块如下：
   

波形如下：
  

第一次发帖，有没描述清楚的麻烦提醒哈。

1473995501

在vcs 加 参数 +define+tmax_seria 10l  试一下

chengtwa

对了，补充一下，这个是parallel pattern simulation。serial_chain/parallel_chain pattern pre-simulation都已经pass了

chengtwa

自己顶一个，求坛子里的大佬给个思路啊

chengtwa

1473995501 发表于 2021-11-10 17:59
在vcs 加 参数  +define+tmax_seria 10l  试一下

VCS选项+define不是用来定义macro的嘛，加这个有什么特殊含义吗？

1473995501

chengtwa 发表于 2021-11-10 18:31
VCS选项+define不是用来定义macro的嘛，加这个有什么特殊含义吗？

parallel pattern 的行为是模拟shift阶段的最后一拍，然后直接capture ，可能会出现一种情况 你design 中存在noscan seq cell 会引入 X 值， +define+tmax_seria X 可以让parallel pattern 模拟shift阶段的最后X拍，让noscan seq cell 得到一个确切值， X 的数值取决于你noscan cell 的深度，因为你说你serial pattern 是pass的，提供一个debug的思路

chengtwa

1473995501 发表于 2021-11-11 09:47
parallel pattern 的行为是模拟shift阶段的最后一拍，然后直接capture ，可能会出现一种情况 你design 中 ...

好的，了解了。但是实际上你说的tmax_seria X是你自己定义的macro吗？因为我这边是tessent生成的pattern，没有你说的这个选项。并且我自己debug发现D端一直是1，详细检查之后发现在design中有一段是clock信号互采作为D端信号输入的，在这个cell中，必须要有delay才能让D端可变，但目前这个被我delay_mode_zero给ignore掉了。所以出现的问题。现在又有个问题，那就是我该怎么去定义这个delay呢？我看了一下库文件没发现合适的delay可以添加进来，自行定义的话值也不怎么准确。

1473995501

chengtwa 发表于 2021-11-11 10:32
好的，了解了。但是实际上你说的tmax_seria X是你自己定义的macro吗？因为我这边是tessent生成的pattern ...

那就不是no scan cell 的问题，tessent tool 在生成parallel pattern的时候会自动根据 no scan cell 的深度添加额外的post shift 的级数

1473995501

1473995501 发表于 2021-11-11 11:35
那就不是no scan cell 的问题，tessent tool 在生成parallel pattern的时候会自动根据 no scan cell 的深 ...

Q:那就是我该怎么去定义这个delay呢？
A:你是用vcs做仿真吗？如果是添加如下option
+nospecify 去除所有库文件带的delay
+add_seq_delay 2 单独为时序cell 加2单位的delay

1473995501

1473995501 发表于 2021-11-11 11:35
那就不是no scan cell 的问题，tessent tool 在生成parallel pattern的时候会自动根据 no scan cell 的深 ...

那就是我该怎么去定义这个delay呢？
vcs 添加 option
+nospecity
+add_seq_delay 1