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[原创] VHDL与Verilog混仿

发表于 2021-11-9 18:19:51 | 显示全部楼层 |阅读模式

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请问各位大佬，如果vhdl下面包一些Verilog的代码，然后vhdl里面产生激烈源，仿真会不会出现在时钟上升沿采不到值啊？波形如下企业微信截图_16364529918247.png

企业微信截图_16364529918247.png

在clock_gate上升沿 ME为条件；类似下面的寄存器写入
企业微信截图_16364531228240.png

企业微信截图_16364531228240.png

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