基于 SMIC 55nm 工艺，1.25V Bandgap 设计实录

Ivy_End

EETOP 可以说是我在微电子求学道路上的良师益友，每次遇到问题都会在这个论坛上寻求帮助，今天我也想和大家分享一下我在业余时间做的一个基于 SMIC 55nm工艺，1.25V 带修调电阻的 Bandgap 设计，也将其当做是记录我求学过程的方式。当然，我目前还是在校学生，因此很多设计方法或者电路结构可能会有些纰漏，还请各位不吝指正。

目前实现的 Bandgap 利用 4bit 修调电阻，可以实现 PVT Variation (P = ss/tt/ff, V = 1.8V ±10%, T = -40 ~ 120 ℃) 情况下稳定输出 1.25V 的基准电压。

由于我目前还在读书，因此可能不能及时更新，但我会慢慢把这些内容都整理出来。

Ivy_End

在进行设计之前，我简单梳理了一下大体的系统框图，包括BGR Core部分（产生零温飘基准电压）、416译码器（对 4bit 修调电阻的信号进行译码）、Buffer（电压跟随模式用以驱动负载）。
本设计共计使用了 16 个 I/O，信息如下：
1. VDD/VSS PAD 各 5 个，共计 10 个（其实各 1 个就够了，但考虑到版图布局，便多加了 8 个）；
2. 4bit 修调信号，共计 5 个（含一个全不选端，即一共实现了 17 种修调电阻）；
3. 电压输出信号，共计 1 个。

电源端口 AVDD18，接地端口 AGND，输出端口 OUT，修调端口 Trim<3:0> 及 TrimNone，系统框图如下：

其中，Trim<3:0> 及 TrimNone 信号被送入 416译码器（BGR_Trim416），其译码输出为 16bit 的控制信号 X<15:0>，将其送入 BGR_Core 模块，产生零温飘的 1.25V 电压 OUT，最终该电压被送入 BGR_Amp 的同相端，并在其输出端口 OUT 产生一个能驱动 4pF 负载的电压信号。

LYS013

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失忆x

优秀！

Ivy_End

LYS013 发表于 2021-11-3 09:32
对这个帖子感兴趣，怎么持续跟帖

谢谢支持！

Ivy_End

失忆x 发表于 2021-11-3 09:53
优秀！

谢谢支持，我也是在学习的过程之中。

Ivy_End

根据设计的模块，由易到难逐一和各位网友分享。

首先是 BGR_Trim416 模块。这个模块的本质实际上就是一个 4-16 译码器，考虑到其体量较小，因此选择不去走数字的 RTL、DC 和后端的流程，而是直接采用全定制的方法在 Virtuoso 中进行设计。

针对这样的数字模块设计，通常我们会先给出它的真值表。其中，None 为全不选信号，当它为高电平时，输出 O<15:0> 为全 0；I<3:0> 为 4bit 修调电阻的输入信号，变化范围 4'b0000 ~ 4'b1111 表示 16 种不同的修调电阻大小；bI<3:0>、nbI<3:0> 分别为输入信号 I<3:0> 经过缓冲器及取反后的信号；bNone、nbNone 信号同理；O<15:0> 为 16bit 修调电阻的输出信号。

[INPUT] None	[WIRE] bNone	[WIRE] nbNone	[INPUT] I<3:0>	[WIRE] bI<3:0>	[WIRE] nbI<3:0>	[OUTPUT] O<15:0>
1'b0	1'b0	1'b1	4'b0000	4'b0000	4'b1111	16'b0000_0000_0000_0001
1'b0	1'b0	1'b1	4'b0001	4'b0001	4'b1110	16'b0000_0000_0000_0010
1'b0	1'b0	1'b1	4'b0010	4'b0010	4'b1101	16'b0000_0000_0000_0100
1'b0	1'b0	1'b1	4'b0011	4'b0011	4'b1100	16'b0000_0000_0000_1000
1'b0	1'b0	1'b1	4'b0100	4'b0100	4'b1011	16'b0000_0000_0001_0000
1'b0	1'b0	1'b1	4'b0101	4'b0101	4'b1010	16'b0000_0000_0010_0000
1'b0	1'b0	1'b1	4'b0110	4'b0110	4'b1001	16'b0000_0000_0100_0000
1'b0	1'b0	1'b1	4'b0111	4'b0111	4'b1000	16'b0000_0000_1000_0000
1'b0	1'b0	1'b1	4'b1000	4'b1000	4'b0111	16'b0000_0001_0000_0000
1'b0	1'b0	1'b1	4'b1001	4'b1001	4'b0110	16'b0000_0010_0000_0000
1'b0	1'b0	1'b1	4'b1010	4'b1010	4'b0101	16'b0000_0100_0000_0000
1'b0	1'b0	1'b1	4'b1011	4'b1011	4'b0100	16'b0000_1000_0000_0000
1'b0	1'b0	1'b1	4'b1100	4'b1100	4'b0011	16'b0001_0000_0000_0000
1'b0	1'b0	1'b1	4'b1101	4'b1101	4'b0010	16'b0010_0000_0000_0000
1'b0	1'b0	1'b1	4'b1110	4'b1110	4'b0001	16'b0100_0000_0000_0000
1'b0	1'b0	1'b1	4'b1111	4'b1111	4'b0000	16'b1000_0000_0000_0000
1'b1	1'b1	1'b0	X	X	X	16'b0000_0000_0000_0000

基于上述真值表，我们可以利用反相器和与非门搭建出一个 416 译码电路，其结构如下图所示：

这个模块中用到了 3 种反相器（BGR_Inv1、BGR_Inv4、BGR_Inv16）和 2 种与非门 BGR_Nand2、BGR_Nand4。后面将对这些模块进行详细的分析与设计。

yunduan13579

不错，点赞

yunduan13579

版主，关于修调这块，有没有推荐的相关资料供学习学习啊

Ivy_End

针对反相器和与非门的设计，我们首先需要仿真得到该工艺下，NMOS 与 PMOS 电流密度的关系，从而确定器件的宽长比。

选用 1.8V 的器件 n18ll_mis_ckt 和 p18ll_mis_ckt 搭建如下图所示的测试电路，选用最小尺寸的器件（W/L = 200n/210n）如图所示：
（注：此处选用 *_mis_ckt 的器件主要是因为它的里面包含了一些制造过程中的失配模型，利用它进行设计会使得前仿结果和后仿结果匹配度较高，而且蒙特卡洛的结果也会比较好。）

令 Vgs = 1.8V，Vds 从 0V 扫到 1.8V，得到 NMOS 和 PMOS 的 Ids - Vds 曲线，观察到当 Vds = 0.9V（即 1.8V 的中间电平）时，它们的电流之比为 139.37uA / 63.2669uA = 2.2 : 1。

为了方便起见，我们选取 PMOS 与 NMOS 的 W/L 之比为 2 : 1，其中 BGR_Inv1 中 NMOS 采用最小尺寸（200n/210n），PMOS 采用 NMOS 尺寸的 2 倍（400n/210n）；对于 BGR_Inv4，其所有尺寸均增大 4 倍；对于 BGR_Inv16，其所有尺寸均增大 16 倍。下图从左到右依次是 BGR_Inv1、BGR_Inv4、BGR_Inv16 的原理图。

       

对于与非门，我们可以进行同样的分析，为了保证 NMOS 和 PMOS 具有一样的速度（即上升沿和下降沿的时间保持一致），需要保证 PMOS 和 NMOS 的 W/L 之比为 2 : 1。BGR_Nand2 为 2 输入与非门，BGR_Nand4 为 4 输入与非门，其原理图如下：