基于 SMIC 55nm 工艺，1.25V Bandgap 设计实录

Ivy_End

yunduan13579 发表于 2021-11-3 11:30
版主，关于修调这块，有没有推荐的相关资料供学习学习啊

您好，对于修调实际上我也是刚接触，目前只是知道可以用电阻进行修调，更细致的可能还有片外高精度电阻的修调方法，但是我没有采用。

CmosLgh

楼猪加油，继续呢

Tombuli

dingding

Ivy_End

CmosLgh 发表于 2021-11-3 14:02
楼猪加油，继续呢

谢谢支持，接下来会分享其中 BGR_Amp 模块的设计。

Ivy_End

Tombuli 发表于 2021-11-3 14:16
dingding

谢谢支持！

chenthree723

辛苦了，点赞！

Ivy_End

chenthree723 发表于 2021-11-3 15:13
辛苦了，点赞！

谢谢！

Ivy_End

在进行运放的设计之前，首先需要得到它的 gm/Id 曲线，我选用的是 p18ll_mist_ckt 和 n18ll_mis_ckt，搭建如下电路：

将器件的 Multipler 设置为 M，Length 设置为 L，Finger Width 设置为 W，Fingers 取 1，并利用 vdc 单元为其提供合适的偏置电压。采用 ADE Explorer 仿真它的 gm/Id 曲线。设置 dc 仿真，并且对 Vgs 从 0V 到 1.8V 进行参数扫描（L = 0.5μ : 0.5μ : 3μ）。同时配置输出表达式如下：

• selfGain_p18ll_mis_ckt: waveVsWave(?x OS("/PM1" "gmoverid") ?y OS("/PM1" "self_gain"))
• selfGain_n18ll_mis_ckt: waveVsWave(?x OS("/NM1" "gmoverid") ?y OS("/NM1" "self_gain"))
• id/W_p18ll_mis_ckt: waveVsWave(?x OS("/PM1" "gmoverid") ?y (OS("/PM1" "id") / VAR("W")))
  

• id/W_n18ll_mis_ckt: waveVsWave(?x OS("/NM1" "gmoverid") ?y (OS("/NM1" "id") / VAR("W")))
  

仿真得到晶体管的 gm/Id 曲线如下：

根据 selfGain 的曲线可以得到，晶体管的 gm/Id 可以选取的范围大概在 8 ~ 24 之间，具体的选取还需要考虑到电流的大小。

Ivy_End

BGR_Amp 采用的是最基本的带密勒补偿的二级运放结构，其电路如下图所示：

其中，M0 ~ M4 为第一级运放输入端，M5 ~ M6 为二级运放输出端，C0、R1 为密勒补偿的电容、电阻，M9、M33 ~ M35 为自偏置电路，C1 是为了版图结构美观而设置的 dummy 电容。下面开始利用 gm/Id 方法确定各晶体管的尺寸。

首先根据带密勒补偿的二级运放 GBW 公式，我们可以得到： GBW = gm / (2 * pi * Cc)，其中 Cc 是密勒补偿的电容大小。在这次的设计中，需要的 GBW 大约为 30MHz，负载电容 C_L 为 5.8pF。根据文献，Cc = 0.22 * C_L = 1.27 pF，由此得到放大器的 gm = 240 uA/V。

接着选取放大器的 L = 1μm, gm/Id = 16，电流镜的 L = 2μm, gm/Id = 8。根据放大器的 gm = 240 μA/V，得到放大器一条支路的电流为 Id = 15 μA（即 M0、M3 支路和 M1、M4 支路），M2 支路的电流为 2Id = 30 μA。

然后根据 gm/Id 曲线，得到晶体管的 Id/W 值分别为：

• PMOS，用于放大器（gm/Id = 16）：Id/W = 0.366 @ L = 1 μm；用于电流镜（gm/Id = 8）：Id/W = 1.064 @ L = 2 μm
• NMOS，用于放大器（gm/Id = 16）：Id/W = 0.840 @ L = 1 μm；用于电流镜（gm/Id = 8）：Id/W = 3.106 @ L = 2 μm
  

对于晶体管 M0，其 W/L = 40μm / 1μm（15μA / W = 0.366 => W = 40μm）；同理可得，晶体管 M1，W/L = 40μm / 1μm；晶体管 M3、M4，W/L = 5μm / 2μm；晶体管 M2，W/L = 30μm / 2μm。

对于 M5 支路，根据文献，其支路电流应当是 M2 支路电流的 3 ~ 5 倍，此处取 5 倍，则其支路电流为 150μA，W/L = 150μm / 2μm；同理可得，晶体管 M6，W/L = 50μm / 2μm。

对于 M9 支路，因为其作为偏置电路，为晶体管 M2 提供偏置电路，因此其支路电流也为 30μA，因此其器件尺寸为 W/L = 30μm / 2μm；对于晶体管 M33、M34，W/L = 10μm / 2μm；对于晶体管 M35，此处不采用 gm/Id 的方式确定其尺寸，因为它在此处的工能就是一个导通的 PMOS，我们利用它的导通电阻产生一个稳定的 30μA 的电流，因此通过仿真得到其尺寸为 W/L = 1μm / 2μm。

最后，对于密勒补偿的电阻，此处选取 1.5KΩ（此处还需向各位网友请教选取方法）。

Ivy_End

首先在 tt 工艺角下仿真其 dc 参数，可以计算得出晶体管的支路电流以及对应的 gm/Id 基本都在我们设计的值上。

在三个工艺角（ss, tt, ff）下分别仿真其幅频响应和相频响应，可以发现它们的表现在不同的工艺角下几乎一致，选取 tt 作为观察对象，可以得到其增益为 97.333 dB，GBW 为 20MHz，相位裕度为 45 度，至于此处为何会和设计的有所不同，还需要请教各位网友。我的猜测是在选取参数时，我对其进行了一系列的取整操作，导致最终的结果有所偏离。不过这一偏差并不影响 BGR 的设计。