SystemC SystemVerilog 与modelsim

leerg · 发表于 2008-11-17 08:44:39

这个附件说的是什么内容？

enchanter · 发表于 2008-11-19 09:54:58

现在的工具对systemverilog的支持不尽相同，所以如果想做到通用性，最好只用一些比较基本的，被多数厂商支持的功能。

rong1980 · 发表于 2008-11-29 21:30:36

早modelsim下如果想进行systemC/C++/等的仿真，需要gcc编译库，如果modelsim中没有自带，就要去网上下载

cyflamingo · 发表于 2008-12-1 14:00:02

以前不用配置库，不过modelsim对于SYSTEMC仿真使用的有些函数不一样，你可以看下modelsim的帮助，专门有一章，说得很清楚，对于systemc和systemverilog，感觉systemc主要用于参考模型的建模比较多，毕竟很多软件工程师对于HDL有障碍，而C就好得多，一般也就到TLM这个阶段了，最多加个时钟精确，好处是建模时间短，仿真速度快，可以软硬件工程师之间搭起一个很早的沟通的桥梁，而Systemverilog接触的不是特多，感觉现在大公司都用这个验证把，设计工程师转用这个也没有太多的不适应，加入了很多的类C的支持还有很多厂家的验证库，VMM OVM AVM各种技术一大堆，断言也是很不错的东西，Candence的systemc工具都好几年没更新了。。

harvestjl · 发表于 2008-12-2 11:13:50

看来想要使用SV还有些难度呢

jjww97030 · 发表于 2008-12-5 12:56:32

建议使用比较基本的描述，那样的通用性和可移植性比较好

idoiwant · 发表于 2008-12-24 02:57:34

哦，明白了

TimChern · 发表于 2009-4-25 20:46:04

anybody could compare the difference between vera and systemverilog?

squirrel · 发表于 2009-4-26 19:14:50

questasim支持的比较好，modelsim6.3以后的版本可以考虑用来仿真systemverilog!

夜之哀伤 · 发表于 2010-6-24 10:20:33

感谢9楼，受教了，又知道一个工具。QuestaSim......

SystemC SystemVerilog 与modelsim

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