SystemC SystemVerilog 与modelsim

grant_he · 发表于 2007-12-25 11:08:18

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请各位大侠进来讨论一个问题：modelsim6.0以后的版本都支持systemC和systemVerilog，但是否能完全支持，在设计时若用modelsim要注意一些什么事情？

huangzilai · 发表于 2007-12-25 17:45:20

我见过 systemVerilog 用于生成测试向量, 好像不常用

tzjz2003 · 发表于 2007-12-25 17:47:18

同问：在modelsim下写SystemC是否要下载、配置VC下的那个库呢？
一直没精力试试。。。

ssjjcc · 发表于 2008-4-9 06:11:03

SystemC for model and SystemVerilog for validation

xoit · 发表于 2008-4-9 11:08:53

我也想知道

wangsheng0415 · 发表于 2008-5-30 16:50:29

在Modelsim SE6.1f下可以用SystemC,不用配置库,集成了。
不知道Modelsim SE6.1f对SystemVerilog支持不够还是不支持；6.2版本支持systemverilog

wangsheng0415 · 发表于 2008-5-30 16:51:23

谁在Modelsim下用systemverilog用的多的说下啊

linjeffrey · 发表于 2008-5-30 20:35:41

我在modelsim用的較多,其他tools沒有用過

lordprotector · 发表于 2008-5-30 22:12:32

modelsim可以进行systemc和systemverilog仿真，但是仿真效果不好，而且其行为级仿真对语法要求严格。在高层次代码仿真上，现在都用questasim，而不用modelsim。

lixqing · 发表于 2008-11-15 03:53:07

感谢楼主分享!

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