verilog综合后电路查看工具

雨中有座沧浪亭 · 发表于 2021-10-28 17:19:51

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各位大佬
想请教一下有没有什么仿真软件在RTL综合后可以查看综合后电路的呢？大概的也行。。。我现在用的linux下的vcs，听说不行。。。
现在就是写代码，稍微复杂一点就跟实际电路联系不起来了。

易素心 · 发表于 2021-10-28 17:44:46

如果是要看综合后的电路图，综合工具DC的gui界面就可以。但是网表对应到了标准单元，那个电路图可读性很差，我想你的意思是想看设计对应电路示意图，工具就多了，波形工具verdi就可以，也可以用fpga工具。

huatiantian · 发表于 2021-10-28 17:46:42

verdi

易素心 · 发表于 2021-10-28 17:47:49

如果想看网表对应的器件电路图可以用综合工具DC的-gui界面，但是那个电路图对应到标准单元可读性很差。你的意思可能是想看电路的示意图，比如模块和组合逻辑的链接关系，这个用verdi就可以看，也可以借助fpga工具vivado啥的

huatiantian · 发表于 2021-10-28 17:48:53

verdi

易素心 · 发表于 2021-10-28 17:49:34

网表对应的电路图可以用dc的-gui界面，如果是要看代码对应的逻辑或者模块链接这种电路示意图可以用verdi或者fpga工具vivado啥的看

Y__Y · 发表于 2021-10-28 21:05:48

verdi 可以

雨中有座沧浪亭 · 发表于 2021-10-29 10:11:22

易素心发表于 2021-10-28 17:44
如果是要看综合后的电路图，综合工具DC的gui界面就可以。但是网表对应到了标准单元，那个电路图可读性很差 ...

谢谢大佬！
您指的是用verdi xxx.v的命令查看.v的电路吧？这样只能看到模块间的连接关系，还是没有办法看到门级电路结构呀。。。

smarthb · 发表于 2021-10-29 13:21:36

综合后的电路图目前所熟悉的应该只有fpga综合工具（synplify，vivado，quartus）能看吧，而且综合后的电路图在规模比较小的时候，还能看明白，规模大了以后，如楼上所说，可读性比较差。

Rico_Luo · 发表于 2021-10-29 15:09:41

如果要看门级电路结构dc_shell -gui以后读入设计查看schematic就可以，但是的可读性很差，一般也就触发器还能看懂，不建议对着门级电路去和HDL语言的逻辑对应。

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