请问DC带PAD综合时出现了很大的violation应该怎么解决？

andywang3791

   

jake 发表于 2021-9-19 00:42
回到原来的现象一步步分析。

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hi jake，对于时钟在dc综合过程中会自动带ideal network属性，那可以认为这条path上所有cell/net delay为0，transition time为0， 那么为什么对于pad lib，从pad->core path还会有这么大transition time，是否和ideal network定义有冲突呢

jake

   

andywang3791 发表于 2021-9-22 08:32
hi jake，对于时钟在dc综合过程中会自动带ideal network属性，那可以认为这条path上所有cell/net delay为 ...

综合时RTL里所有的寄存器都map到了库里的DFF, clock input pad的输出就会出现负载，等于所有DFF CK pin的capacitance加起来。因为pad有.lib，综合工具根据pad .lib里的timing model，再根据约束里clock input的set_driving_cell, clock input pad的output capacitance，算出一个很长的delay, transition time。综合工具这样做，timing肯定和PR差得很远，但很难说综合工具这样做是错的。只能说带pad的综合是个特例，需要一些特殊处理。如果综合不带pad，就不会出现这些问题。

upsidedown

如果lib没问题，那么如果时钟创建在pad上，后面的path会继承ideal属性（穿过pad），而且工具不会考虑clock path上pad自身的delay，所以需要给这个clockset latency，除非没有使用它作为set input delay的时钟（或者把pad delay加在input delay里并使用-network_latency_included选项)

L_2023

学习了，感谢