[USF-XSim-62]关于Vivado综合、生成通过，无法仿真的问题

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在使用Vivado生成工程后，出现了奇怪的问题：
  无法仿真(几天前可以，没改动工程内容)。具体报错类型为[USF-XSim-62];
  错误说明如下：
  'simulate' step failed with error(s) in Windows platform due to large concatenation of signals
  ...
  'elaborate' step failed with error(s) in Windows platform due to large concatenation of signals
  ...
  经过一个小时的检索，大概只能找到类似这样的方法：
  https://www.xilinx.com/support/answers/62969.html
  在CSDN上看到有说激励写错的，还有信号写错的。我工程没改就出现这个错误，不太可能是指这个错误，所以排除了语法/工程错误。
  最后通过以下链接的灵感解决了问题：
  https://www.etuan.com/zx/122-155751.html
  帖子可能打不开了，我描述下解决方法：

• 看看licence有没有过期；
• 保存工程重启电脑；
• 重新打开工程
  

  仅以此贴记录下Vivado遇到的不解。
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  又白忙了一下午，什么也没做……