vivado中例化一个时钟IP核，一直提示错误

come_on_sn · 发表于 2021-8-21 00:23:30

innovation 发表于 2021-8-20 22:53
我又搜索了vivado的模板库，没发现clk_div4是哪个系列的原语呀。

是clock wizard
我把IP核改了名称，难道这个不被允许吗？

innovation · 发表于 2021-8-21 13:31:55

come_on_sn 发表于 2021-8-21 00:23
是clock wizard
我把IP核改了名称，难道这个不被允许吗？

知道你会问为什么，所以我提前就回答了，vivado模板库中没搜索到clk_div4这个原语，ug606中倒是有CLK_DIV4这个原语，但这个是CPLD的，而vivado并不支持CPLD，我也搜索了xilinx官网的答复记录，也没发现相关内容，再往下，一句话，我也不知道是为什么了？

liuxingyu365 · 发表于 2021-8-21 14:10:49

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come_on_sn · 发表于 2021-8-21 15:35:03

innovation 发表于 2021-8-21 13:31
知道你会问为什么，所以我提前就回答了，vivado模板库中没搜索到clk_div4这个原语，ug606中倒是有CLK_DIV ...

奇怪我把名称改为clk_div_4就可以了，应该是与clk_div4冲突了吧

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