vivado中例化一个时钟IP核，一直提示错误

come_on_sn · 发表于 2021-8-20 15:23:55

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错误如下：

[DRC INBB-3] Black Box Instances: Cell 'clk_div4_inst' of type 'clk_div4' has undefined contents and is considered a black box.
The contents of this cell must be defined for opt_design to complete successfully.

[Project 1-486] Could not resolve non-primitive black box cell 'clk_div4' instantiated as 'clk_div4_inst'

有没有大佬指点下迷津呢？万分感谢

come_on_sn · 发表于 2021-8-20 15:26:49

代码如下所示，主要是为了学习跨时钟域时序路径，所以实现的功能比较简单，两个数相加

----------------------------------------------------------------------------------
-- Create Date: 2021/08/20 10:33:08
-- Design Name:
-- Module Name: main - Behavioral
library ieee;
use ieee.std_logic_1164.all ;
use ieee.std_logic_arith.all ;
use ieee.std_logic_unsigned.all ;
entity main is
port(
clk_p : in std_logic;
data_a: in std_logic_vector(3 downto 0);
data_b: in std_logic_vector(3 downto 0);
data_sum: out std_logic_vector(4 downto 0)
);
end main;
architecture Behavioral of main is
component clk_div4
port
(
CLK_IN1 : in std_logic;
CLK_OUT1 : out std_logic
);
end component;
signal data_a_reg : std_logic_vector(3 downto 0);
signal data_b_reg : std_logic_vector(3 downto 0);
signal data_sum_reg : std_logic_vector(4 downto 0);
signal clk_m : std_logic; --内部信号
attribute keep : string;
attribute keep of clk_m : signal is "true" ;
begin
clk_div4_inst : clk_div4
port map
(
CLK_IN1 => clk_p,--200
CLK_OUT1 => clk_m--50
);
--输入数据缓存
process(clk_m)
begin
if(rising_edge(clk_m)) then
data_a_reg <= data_a;
data_b_reg <= data_b;
end if;
end process;
data_sum_reg <= ('0' & data_a_reg) + ('0' & data_b_reg);
process(clk_p)
begin
if(rising_edge(clk_p)) then
data_sum <= data_sum_reg;
end if;
end process;
end Behavioral;

复制代码

innovation · 发表于 2021-8-20 18:36:06

clk_div4这个component对应的IP文件（.vhd源文件或.ngc网表文件）没有添加进你的工程。

come_on_sn · 发表于 2021-8-20 21:13:07

innovation 发表于 2021-8-20 18:36
clk_div4这个component对应的IP文件（.vhd源文件或.ngc网表文件）没有添加进你的工程。
...

奇怪，我在D:\courses\project_1\project_1.srcs\sources_1\ip 路径下能看到ip文件
另外vivado中应该没有.ngc文件吧

innovation · 发表于 2021-8-20 22:08:45

Vivado这么高级了吗？IP文件不用添加进工程吗？只需要拷贝到文件夹里面？试一下把IP文件添加进工程呢：

come_on_sn · 发表于 2021-8-20 22:28:18

innovation 发表于 2021-8-20 22:08
Vivado这么高级了吗？IP文件不用添加进工程吗？只需要拷贝到文件夹里面？试一下把IP文件添加进工程呢：
...

我就是这么添加的，但是IP时钟和顶层文件在同一层次

innovation · 发表于 2021-8-20 22:49:05

我发现跟clk_div4这个IP的名字有关，用clk_div4这个名字，vivado工程中的文件层次显示main这个文件没有包含clk_div4这个IP：

innovation · 发表于 2021-8-20 22:51:59

但是，我把main这个文件中clk_div4这个IP改了个名字，比如：clkdiv4，层次结构中就显示main这个文件例化了一个clk_div4_inst，当然这个IP并不存在，并显示问号？你可以试试，把clk_div4这个IP改个名字。

innovation · 发表于 2021-8-20 22:53:36

我又搜索了vivado的模板库，没发现clk_div4是哪个系列的原语呀。

innovation · 发表于 2021-8-20 23:08:36

在xilinx ug606中倒是有CLK_DIV4这个原语，但这是CPLD的：

[求助] vivado中例化一个时钟IP核，一直提示错误

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