check_timing出现end_point没有max_delay约束

Bricool · 发表于 2021-7-28 20:15:18

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小白求助：此设计为单时钟的设计，应该不存在什么false_path，check_timing的时候出现end_point没有max_delay约束的问题，
约束文件中指明了输入输出delay，
Warning: The following end-points are not constrained for maximum delay.

End point
---------------
datap/MMINREG1/q_reg[0]/next_state
datap/MMINREG1/q_reg[1]/next_state
datap/MMINREG1/q_reg[2]/next_state
……

datap/MMINREG1/q_reg[1023]/next_state
这需要处理吗，怎么处理呢，

zsftm · 发表于 2021-7-29 08:52:24

先报一下这几个寄存器有没有时钟：

get_attribute [get_pins datap/MMINREG1/q_reg[0]/clocked_on] clocks

复制代码

lzqxiang · 发表于 2021-7-29 14:26:10

看看这几个DFF的输入端是不是和input相关，input是不是都约束了，不重要的Input可以设置false_path

Bricool · 发表于 2021-7-29 15:08:24

zsftm 发表于 2021-7-29 08:52
先报一下这几个寄存器有没有时钟：

有时钟，最后边有个clk

Bricool · 发表于 2021-7-29 15:32:53

lzqxiang 发表于 2021-7-29 14:26
看看这几个DFF的输入端是不是和input相关，input是不是都约束了，不重要的Input可以设置false_path ...

input的约束因该是都约束了：这几个DFF不是直接和输入连着的
set all_in_exp_clk [remove_from_collection [all_inputs] [get_ports "clk"]]
set_input_delay -max [expr {$per*0.4}] -clock clk $all_in_exp_clk

set_driving_cell -lib_cell INHDV1 -pin ZN -library scc018ug_hd_rvt_ss_v1p62_125c_basic \
$all_in_exp_clk