verilogA 以及理想原件建模不收敛

此系封

最近在学习系统建模，用的都是verilogA以及cadence analoglib和ahdllib中的元器件，发现跟真实MOS管的电路相比很容易不收敛，请问有什么讲究或者debug的方法吗？

feiyufox

串个微小电阻

demonhunter

我也发现ahdllib中vco用到几十到几百M时，仿真结果不对。看文件似乎只适用于几十到几百K。

CWBBest

“跟真实MOS管的电路相比”是指楼主现在MOS也是用的理想元件库里面的MOS吗？

david_reg

或许这个有帮助
https://ieeexplore.ieee.org/document/7154394 （这篇文章可以下载）
Best Practices for Compact Modeling in Verilog-A
Verilog-A is the de facto standard language that the semiconductor industry uses to define compact models. Unfortunately, it is easy to write models poorly in Verilog-A, and this can lead to unphysical model behavior, poor convergence, and difficulty in understanding and maintaining model codes. This paper details best practices for writing compact models in Verilog-A, to try to help raise the quality of compact modeling throughout the industry.

standli

verilog-AMS是个好主意，我觉得verilog-a和verilog-a玩，问题不大，但是和BSIM4模型的MOS玩，有些时候会出现驱动能力匹配的问题，导致vgs或者vds等在时域出现一些陡峭变化的点，这些点是不收敛的关键。
我这里所述陡峭变化的点，不但指的是肉眼看到的陡峭变化，还包括电压电流值的一阶导数，也就是说，自然界痛恨突然的变化，理想模型不care，二者矛盾是不收敛的根源。（题外话：像极了人生在理想和现实之间挣扎）

durbin

牛!!!!!

abc_def_ghi

standli 发表于 2021-7-5 18:49
verilog-AMS是个好主意，我觉得verilog-a和verilog-a玩，问题不大，但是和BSIM4模型的MOS玩，有些时候会出 ...

厉害

此系封

david_reg 发表于 2021-7-1 11:44
或许这个有帮助
https://ieeexplore.ieee.org/document/7154394 （这篇文章可以下载）
Best Practices for  ...

谢谢，我看看这个文章

此系封

CWBBest 发表于 2021-6-30 09:56
“跟真实MOS管的电路相比”是指楼主现在MOS也是用的理想元件库里面的MOS吗？ ...

不是，就是用fab的model搭的反相器之类的