verilogA 以及理想原件建模不收敛

此系封 · 发表于 2022-4-19 07:44:00

standli 发表于 2021-7-5 18:49
verilog-AMS是个好主意，我觉得verilog-a和verilog-a玩，问题不大，但是和BSIM4模型的MOS玩，有些时候会出 ...

请问大神，这种突然的变化有什么办法让她不那么突然吗？加电感和电容吗？

standli · 发表于 2022-6-6 00:58:35

此系封发表于 2022-4-19 07:44
请问大神，这种突然的变化有什么办法让她不那么突然吗？加电感和电容吗？
...

我看了我的回复，心想：这是谁写的。

其实我都忘了回复过你了。

我觉得如果做模拟，没有什么普适的办法，你只有知道你关心的点，然后取舍一下。

工具的话最基本的就是加一些电阻，电感，电容。不过我觉得你可以试试VCCS或者VCVS之类的有源理想器件。或者analog lib里面的switch。

不过怎么看这个过程都像和面，稀了加面粉，稠了加水，盆放不下，换缸，最后把自己粘在里面了。

这些都是从电路角度解决问题，你可以尝试从EDA软件方面，比如改一些参数（查查国外的EDAboard论坛）方法很多，别把自己限制住。

不同方法没有最好，只有折中。