dummy

莫名晴天

   

xingyun666666 发表于 2021-6-4 10:06
你的意思是在block level时，不需要加dummy cell,这个是在top加的？可能我没做过top，不太了解
...

这个在sta signoff的时候都需要加，因为加入这些东西会影响rc，进而影响时序的，这个东西有在pr工具里面插，也有在calibre中加的，一般用calibre加的比较多，
同时加这个还可能会引起drc，尤其是模块边界的地方，
所以一般是block在抽spef的时候加入，chip在merge block gds的时候不加，
merge完以后再加，当然也有公司是block 就加进去了，然后chip再去merge。
上面说的是正常流程。
特例是海思，sta signoff的时候也不加，因为他们做时序检查时候加的margin足够大，自信能cover住 dummy的影响。

而且不同的工艺dummy对时序的影响也不同，tsmc的相对比较小，intel的工艺影响非常大。

xingyun666666

   

莫名晴天 发表于 2021-6-4 23:53
这个在sta signoff的时候都需要加，因为加入这些东西会影响rc，进而影响时序的，这个东西有在pr工具里面 ...

请教前辈，有两个疑问：
第一，同时加这个还可能会引起drc，尤其是模块边界的地方，为什么边界会容易有DRC
第二，你说的这些是dummy metal,还是dummy cell?