Veriloga编写的理想DAC和ADC

17315768922 · 发表于 2021-5-18 17:26:40

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请教一下各位，我这编写的18bit理想ADC和DAC，为什么输出被限制在1v，就是输入为0-3V的斜波信号，但是经过ADC和DAC后，输出到1V就成平线了，如下图这种情况

17315768922 · 发表于 2021-5-18 17:27:31

上面是输出仿真结果图，图2是DAC的程序，图3和图4是ADC的程序，请大佬指教一下，哪里出了问题

方块forever · 发表于 2021-5-18 17:28:38

因为你的Vref变量设的是1？

ZZW_semic · 发表于 2021-5-18 17:30:28

vref是不是没设置，默认为1

17315768922 · 发表于 2021-5-18 17:31:47

方块forever 发表于 2021-5-18 17:28
因为你的Vref变量设的是1？

好像是默认的，我在网上找的程序，大哥，是不是错了

17315768922 · 发表于 2021-5-18 17:33:01

ZZW_semic 发表于 2021-5-18 17:30
vref是不是没设置，默认为1

请问大哥该怎么设置啊，我这是直接在网上找的程序

ZZW_semic · 发表于 2021-5-18 17:36:12

17315768922 发表于 2021-5-18 17:33
请问大哥该怎么设置啊，我这是直接在网上找的程序

在CDF里直接修改，看你的输入范围，你现在是3V，就将vref改为3V

17315768922 · 发表于 2021-5-18 17:47:51

ZZW_semic 发表于 2021-5-18 17:36
在CDF里直接修改，看你的输入范围，你现在是3V，就将vref改为3V

大哥，你是说这两个吗，ADC的vref可以改，但是DAC的好像改不了，只能是1

ZZW_semic · 发表于 2021-5-18 18:01:32

17315768922 发表于 2021-5-18 17:47
大哥，你是说这两个吗，ADC的vref可以改，但是DAC的好像改不了，只能是1

你对比一下你两个verilogA里面的parameter有什么区别...

17315768922 · 发表于 2021-5-19 13:00:34

ZZW_semic 发表于 2021-5-18 18:01
你对比一下你两个verilogA里面的parameter有什么区别...

额，大哥看出啥区别了吗，我看好像都一样啊

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