Veriloga编写的理想DAC和ADC

17315768922 · 发表于 2021-5-19 15:05:25

ZZW_semic 发表于 2021-5-18 18:01
你对比一下你两个verilogA里面的parameter有什么区别...

谢谢大哥，问题解决了

menglimeng · 发表于 2022-11-25 11:57:07

DAC里面的Vref和Vtrans应该要对应吧，Vtrans是他的一半

lans0625 · 发表于 2022-11-25 14:26:22

啥都会 · 发表于 2023-8-12 16:00:49

楼主18bit的ADC可以正常用了吗？我也遇到了问题，想请教一下，如果可以用的话可以分享一下代码吗？

menglimeng · 发表于 2023-8-17 09:41:22

有人知道vtrans的设置吗，输入的值不应该是数字码吗，0/1或者是你输出数字码的电压，为什么这里vtrans设置成2.5呢，求解

奇妙可局 · 发表于 2023-9-8 08:55:26

menglimeng 发表于 2023-8-17 09:41
有人知道vtrans的设置吗，输入的值不应该是数字码吗，0/1或者是你输出数字码的电压，为什么这里vtrans设置 ...

VDD/2

matrix-reality · 发表于 2024-9-9 14:59:30

17315768922 发表于 2021-5-19 15:05
谢谢大哥，问题解决了

楼主如何解决的

zt_ic222 · 发表于 2024-9-9 15:14:21

17315768922 发表于 2021-5-18 17:47
大哥，你是说这两个吗，ADC的vref可以改，但是DAC的好像改不了，只能是1

最后一行不就是改了吗？vref的参数变量是parameter real,就可以改，而且vref=1还是3只改变lsb是1／（2^18）还是3／（2^18），对整体代码来说根本没有逻辑上的区别

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