问一个有关synopsys的问题

microww

用synopsys 综合出模块电路以后，如何导出它的netlist进行仿真，请各位高手指点一二！！
还有如何在综合电路的时候具体去加一些优化限制和时钟限制！这个问题可能比较幼稚一点，但我现在刚刚开始综合系统电路，正在进行中，所以有一些慢，希望各位有经验人士可以指点指点。也可以跟我联系：micro_ww@hotmail.com,qq:27501401
也可一加入模拟IC群：33468

microww

群是3346872，希望有经验人士加入，当然也希望大家踊跃加入

stanley

wirte -f verilog -o ${your_design_name}_syn.v

stanley

用以下命令：
wirte -f verilog -hier -o ${your_design_name}_syn.v
至于“还有如何在综合电路的时候具体去加一些优化限制和时钟限制”
自己查synopsys的文档和命令吧。因为涉及的东西较多。

microww

谢谢啦

hoboyong

先看书啊，要看的东西多了，
前端的网表很讲究的，要不后端就没法做了，

greatrebel

如何加优化要具体问题具体分析！

freebirdli

ding!
xiexie1