求助各位前辈，SAR ADC中采保已经是理想采保，但保持阶段电压还会下降，原因是什么呀？

Yi_Huo

li_zhijuan 发表于 2022-4-14 21:16
请问你采用分裂电容后输出就很平稳了吗？有调驱动电容的开关嘛？

对，当时做毕设是这样的，驱动开关尽量尺寸跟电容大小成二进制，你这个应该是比较器的kickback noise或者控制电容开关导致的，减小输入管尺寸试试

li_zhijuan

Yi_Huo 发表于 2022-4-17 21:18
对，当时做毕设是这样的，驱动开关尽量尺寸跟电容大小成二进制，你这个应该是比较器的kickback noise或者 ...

万分感谢你的回答，还有些问题想请教你（实在不知道怎么弄了）。可以方便看看你的电容驱动开关是怎么设计的吗？这是一边用理想开关搭的电容驱动电路、一边是MOS搭的开关。但是可以明显看到用MOS搭的开关的影响很大 用MOS搭的开关是这样的。你说驱动开关尽量尺寸跟电容大小成二进制，是指MOS的宽长比吗？

Yi_Huo

li_zhijuan 发表于 2022-4-17 21:56
万分感谢你的回答，还有些问题想请教你（实在不知道怎么弄了）。可以方便看看你的电容驱动开关是怎么设计 ...

你是上极板采样吗，其实电容驱动开关的尺寸影响不是很大（如果位数不是特别大的话）
你的控制电容极板的逻辑跟你的SAR逻辑以及开关时序有关（我感觉是你的控制逻辑有点，你像你的DN和DP直接控制，感觉其实不太好，最好隔离一下（尤其是如果SAR逻辑还是动态逻辑产生数字码的话），用D触发器或者buffer，都plot看一下波形DN和DP，分别用理想模块代替看看是哪的问题） 或者 ，SAR逻辑是一堆D触发器串联产生CLKI，我不太清楚你的是啥

li_zhijuan

Yi_Huo 发表于 2022-4-22 10:09
你是上极板采样吗，其实电容驱动开关的尺寸影响不是很大（如果位数不是特别大的话）
你的控制电容极板的 ...

感谢您的回答，我的是10位，上极板采样。CLKI也是通过DFF产生的，就是最经典的那种
我试试你说的这用CLK和比较器结果一起控制电容阵列。再次表达我的感谢