求助各位前辈，SAR ADC中采保已经是理想采保，但保持阶段电压还会下降，原因是什么呀？

Yi_Huo · 发表于 2021-4-9 15:12:11

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Yi_Huo · 发表于 2021-4-9 15:15:30

下面是控制电容开关的数字逻辑电路

zyinghn · 发表于 2021-5-7 15:26:44

我也想知道，我做的栅压自举开关也会下降12mv左右，你找到原因了吗

方块forever · 发表于 2021-5-7 20:33:18

不知道你的比较器是怎么做的。比较器可能会有栅极漏电流导致DAC上采样值下降。当然DAC电容越大，应该下降的越小。你可以试试在比较器输入和DAC之间加上VCVS来看看还有没有采样值的减少。或者尝试把比较器输入级改成HVT的管子看看？

zs1647 · 发表于 2021-5-8 10:49:12

可能是reference的问题，reference给理想电压源试一下

Yi_Huo · 发表于 2021-5-15 10:31:51

方块forever 发表于 2021-5-7 20:33
不知道你的比较器是怎么做的。比较器可能会有栅极漏电流导致DAC上采样值下降。当然DAC电容越大，应该下降的 ...

谢谢前辈！我想问一下在DAC和比较器之间加压控电压源的作用是什么呀？有没有什么相关论文可以参考一下？不好意思，回复晚了，昨晚刚看。后来找到原因了，是我控制DAC开关的数字组合逻辑模块出问题了，我把数字组合逻辑模块里的晶体管全部换成了理想开关，发现波形很平稳

Yi_Huo · 发表于 2021-5-15 10:33:38

zs1647 发表于 2021-5-8 10:49
可能是reference的问题，reference给理想电压源试一下

我还是前仿，电压源就是理想的电压源，原因后来找到了，是控制DAC的数字模块，把里面的MOS管换成理想开关波形很平稳，可能是我设计的数字模块有点问题，我之后再看看，多谢前辈指点！

Yi_Huo · 发表于 2021-5-15 10:36:27

zyinghn 发表于 2021-5-7 15:26
我也想知道，我做的栅压自举开关也会下降12mv左右，你找到原因了吗

我是因为控制DAC的数字模块没设计好，而且我用的是理想采保，后来换成了传统采保，采用的是分裂电容的DAC，只需要用MOS管来控制DAC，差分后波形掉10mV左右，感觉很正常，可能是电荷注入或者时钟馈通引起的，感觉消除到0不太现实

Yi_Huo · 发表于 2021-5-15 10:39:09

现在采用了分裂电容已经很平稳啦

li_zhijuan · 发表于 2022-4-14 21:16:52

请问你采用分裂电容后输出就很平稳了吗？有调驱动电容的开关嘛？

[求助] 求助各位前辈，SAR ADC中采保已经是理想采保，但保持阶段电压还会下降，原因是什么呀？