PLL抖动比VCO的还大是怎么回事？

tsmc40

   

ww1573428537 发表于 2021-4-3 19:41
所以还是要veriloga+matlab更准确一些吧？

所有的噪声信息（RJ）总归都来自各个模块的pnoise仿真，没必要还要拉出到matlab做系统的，用analogLib的基本电压电流源就可以搭建PLL phase domain model，且电压电流源都可以加载由pnoise导出的噪声文件。这样就可以看到整个系统的RJ。

zimage

先要弄明白要分析的是period jitter还是TIE（大部分情况下应该是TIE），这个是要有一个系统的验证方法，最粗暴的方法是trannoise，不过就是时间太长。

ww1573428537

   

tsmc40 发表于 2021-4-4 03:19
所有的噪声信息（RJ）总归都来自各个模块的pnoise仿真，没必要还要拉出到matlab做系统的，用analogLib的 ...

大佬有没有相关文档，求

fox2738

你的意思是振荡器自身的特性好于锁相环吗？这有什么可比性呀。

ww1573428537

   

fox2738 发表于 2021-4-6 22:17
你的意思是振荡器自身的特性好于锁相环吗？这有什么可比性呀。

是我理解错了 现在懂了

tsmc40

   

ww1573428537 发表于 2021-4-6 22:08
大佬有没有相关文档，求

前两个是jitter的定义，正如前面有人说的，你要先搞清楚在看哪部分jitter。
不同应用，着重看得jitter类型不同，仿真方法也不一样。
最后一个是非常详细的verilogA model，但是我觉得搞得太复杂了。
只分析RJ的话用拉扎维图15.33的相位模型即可（叠加，倍乘都用analogLib的vcvs，s domain的可以用svcvs），每个器件里都能加载noise file，需要注意在不同位置注入的噪声单位可能不同（dBc/Hz vs dBV/Hz vs V/sqrt(Hz)），具体转换好像文档里也有写。

ww1573428537

   

tsmc40 发表于 2021-4-7 00:46
前两个是jitter的定义，正如前面有人说的，你要先搞清楚在看哪部分jitter。
不同应用，着重看得jitter类 ...

跪谢大佬！！！！

cherryknight

要区分是什么抖动，一般相噪仪测量的都是积分值。任何jitter，都有RMS 和pk-pk 2个值。period jitter一般指第二个沿的抖动，是周期抖动，一般折算都在20M以上的TIE的范围内，绝对值相对较小了，晶体在1ps（rms）附近的。TIE jitter就使用matlab积分计算，一般满足Serdes的系统要求就行了，起点带宽找好。

cherryknight

VCO仿真的抖动越小越好，还和仿真精度挂钩，开环测量值意义不是很明显，因为没有器件噪声。有了器件噪声VCO的表现及时积分作用了，会变大很多的，在选择取的目标带宽内进行matlab积分运算。pll一方面对输入滤波（低通，假设输入也不好），一方面对VCO滤波（跟踪输入的能力，高通），正好是矛盾的，需要折衷才是PLL的精髓。

ww1573428537

   

cherryknight 发表于 2021-4-7 11:05
VCO仿真的抖动越小越好，还和仿真精度挂钩，开环测量值意义不是很明显，因为没有器件噪声。有了器件噪声VCO ...

大佬说的很对！