设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 开源CPU设计（Risc-v,OpenMips等） › CPU设计杂谈 › 用VerilogHDL语言设计分频器和32位计数器

123 4 5 6 7 8 / 8 页下一页

发新帖

楼主: dianzifun

用VerilogHDL语言设计分频器和32位计数器

发表于 2008-8-8 11:31:24 | 显示全部楼层

1

回复支持反对

发表于 2009-2-19 13:35:08 | 显示全部楼层

33333333333333

回复支持反对

发表于 2009-2-19 13:50:30 | 显示全部楼层

thanks for sharing

回复支持反对

发表于 2009-4-19 20:06:03 | 显示全部楼层

很喜欢这个东西

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2009-4-20 15:07:39 | 显示全部楼层

thanks

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2009-5-20 22:47:08 | 显示全部楼层

垃圾，纯粹骗钱

纯粹骗钱的

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2009-5-27 14:33:49 | 显示全部楼层

101010

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2009-5-27 15:37:18 | 显示全部楼层

good stuff

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2009-6-11 18:07:23 | 显示全部楼层

DFFFFFFFFFFFFFFFFFFF

AAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2009-7-15 15:14:46 | 显示全部楼层

kankan

回复支持反对

123 4 5 6 7 8 / 8 页下一页

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-16 17:27 , Processed in 0.024703 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表