vcs仿真报错问题？

569812499 · 发表于 2021-3-11 10:46:52

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本帖最后由 569812499 于 2021-3-11 22:54 编辑

求助大佬帮我看一看这个问题到底出在哪里，找了半天对照其他代码还是没发现问题出在哪里。。

报错指的这个uvm_test; 的分号，但是实在是找不到问题出在哪里，

希望大佬帮一下！

上面是例子的makefile，下面是我的makefile，在例子里就可以使用make comp等等，在我写的那里面make comp就会报错。

问题变成了这个样子？？

569812499 · 发表于 2021-3-11 10:51:04

自己顶一下！希望大佬看到！

anpengfei · 发表于 2021-3-11 10:52:47

编译指令没加-sverilog？

uchida · 发表于 2021-3-11 14:16:07

tbench上没有include UVM的库文件？

liufulin199346 · 发表于 2021-3-11 19:05:35

上一个文件编译出错了？比如define \ 后多加了空格？

[求助] vcs仿真报错问题？

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